Hallo !
Hab zwei VHDL - compiler Fehlermeldungen in Quartus Prime, die ich nicht
heraus bekomme.
Also die Erste ist bei der Instanziierung eines entities (via component)
beim mapping der Parameter mit "port map":
1 | ARCHITECTURE Behav OF RAM IS
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2 |
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3 | COMPONENT BusBuffer128bitTristate1bitControl
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4 | PORT(
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5 | A: IN std_logic_vector(0 to 127);
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6 | CTRL: IN std_logic;
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7 | Q: OUT std_logic_vector(0 to 127)
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8 | );
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9 | END COMPONENT;
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10 |
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11 | BEGIN
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12 |
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13 | BusDriverDATA: BusBuffer128bitTristate1bitControl port map (A_BusDriverDATA, CTRL_BusDriverDATA, Q_BusDriverDATA);
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14 |
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15 | END Behav;
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...gibt die Fehlermeldung
Error (10500): VHDL syntax error at RAM.VHDL(39) near text "port";
expecting "(", or "'", or "."
und
Error (10500): VHDL syntax error at RAM.VHDL(39) near text ";";
expecting ":=", or "<="
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Mein zweites Problem ist: wie deklariert man die Mitglieder der
assozierten Liste einer port map als shared ?
SHARED VARIABLE RAM_deltaCompactFPGApackage : RAM port map (RAM_ADRin,
RAM_CTRLin, RAM_CLKin, RAM_DATA, RAM_CLKout);
also ich brauche die ganzen Signale in der port map als globale (shared)
variablen/Signale.
folgende Fehlermeldungen kommen wieder:
Error (10500): VHDL syntax error at DeltaFPGAcompactPackage.VHDL(69)
near text "port"; expecting ";", or ":="
,sowie
Error (10500): VHDL syntax error at DeltaFPGAcompactPackage.VHDL(69)
near text ")"; expecting ":", or ","
---
So, wie in Beitrag "ENTITY und COMPONENT in VHDL" beschrieben,
kommen auch Fehlermeldungen:
instance : entity work.your_component
port map(
-- your interface mapping!
);
Gruss
Manuel Hofmann
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