LTSpice voltage controlled switch

[Christian M. (c_moeller)]

Hallo,

ich habe die beiden angehängten Schaltung simuliert. Sie machen so 
keinen Sinn und sind nur ein Teile einer größeren Schaltung.
Wenn ich 1_and.asc simuliere schaltet der Schalter S1 wie gewollt nach 
4ms und das Signal von a liegt auf b an.
Wenn ich die Schaltung um ein AND Gatter (A2) erweitere (2_and.asc) 
liegt das Signal von a die ganze Zeit (bevor der Schalter durchschaltet) 
an b an.
Was mache ich falsch?

Danke für die Hilfe im Voraus

Gruß
Christian

[hurlak (Gast)]

Christian M. schrieb:
> Was mache ich falsch?
Du solltest deinem Schalter auch Eigenschaften zuweisen (Ron, Roff und 
Schaltschwellen).
Auch die Pulsspannungsquelle prüfen - oder möchtest du tatsächlich nur 
eine ansteigende Rampe nach 3.5ms haben?

Die Spannungen an a und b sind identisch, weil der Schalter auch bei AUS 
einen Widerstand (Roff) hat. Die Eingänge der Gatter sind aber sehr 
hochohmig, so dass am dadurch entstehenden Spannnugsteiler kaum eine 
Änderung sichtbar ist.

[Helmut S. (helmuts)]

Hallo Christian,

Mach mal einen 1k Widerstand vom Punkt B nach Masse damit der Leckstrom 
abfließen können. Dann funktioniert es wie erwartet.

(Es ist natürlich trotzdem "komisch", dass es im 1. Fall funktioniert 
hat obwohl auch diese 1. Schaltung nicht wie gewünscht funktionieren 
sollte.)


Tipps:
Ich empfehle eine Schwellspannung im Schalter zu definieren die nicht 
der Ruhespannung entspricht.

.model SW SW(Vt=0.1)

oder

.model SW SW(Vt=0.1 Ron=1 Roff=100G)


Man kann Bauteile mit CTRL-r drehen und mit CTRL-e spiegeln damit der 
SChaltplan leichter lesbar ist.


Wenn man trise und tfall auf 0 setzt, dann wird für trise und tfall 
intern ein Wert von 10% von Ton bzw. (Tperiod-Ton) verwendet.


Nachtrag: Ich war zu langsam. Mein Vorredner hatte schon die Lösung 
geschrieben.

[Christian M. (c_moeller)]

Kaum macht man's richtig gehts. Vielen Dank für die Hilfe. Danke auch 
für den Hinweis mit den 10% für trise / tfall.