Forum: FPGA, VHDL & Co. TCL Befehle für Placer in Vivado vorhanden? (Timing Probleme)


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von zwiepack (Gast)


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Hallo in die Runde,

ich bin auf der Suche, wie ich den Placer in Vivado anweisen kann, 
bestimmte Pfade kurz zu halten.

Hintergrund:
Im Zuge der Entwicklung des Quellcodes sind Timing Delays bei der 
Implementation mit ins VHDL Projekt reingekommen. Meine Vermutung ist, 
dass durch die Veränderung im Quellcode, bestimmte Pfade bei der 
Implementierung anders geroutet werden als bei dem vorherigen 
Quellcode-Stand und somit vom Design her zeitkritische Pfade nun größere 
Distanzen bekommen. Gibt es eine Möglichkeit, dies zu verhindern?

Technologisch gesehen handelt es sich hier um den Pfad von einem BRAM 
über eine LUT in einen IP Core. Ich hab das Design schon mit einem 
zwischengeschalteten Register entschärft, aber so recht will mir das 
nicht gefallen (Verzögerungen, Verhaltensänderungen, ...).

Kann mir hier jemand sagen, welche TCL Befehle dafür hilfreich wären? 
Ebenso würde ich mich über Hinweise zu Xilinx Dokumenten freuen, wo ich 
mich in diese Thematik einlesen kann.

Vielen Dank für Eure Mühen im Voraus,
zwiepack

von Jens D. (jens) Benutzerseite


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Hallo,

Bist du sicher, dass du die einzelnen Gatter von Hand zuweisen und 
"platzieren" willst?

Da ich selbst mich nur kaum mit dem Thema befasst habe würde ich mich 
erstmal intensiv in das Timing Constraints Thema einlesen.
Du gibst im Grunde vor, welche Timings du brauchst und eingehalten 
werden sollen. Beim Placement und Routing werden diese dann versucht 
einzuhalten.
https://www.xilinx.com/itp/xilinx10/books/docs/timing_constraints_ug/timing_constraints_ug.pdf

von Duke Scarring (Gast)


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zwiepack schrieb:
> ich bin auf der Suche, wie ich den Placer in Vivado anweisen kann,
> bestimmte Pfade kurz zu halten.
Ganz allgemein macht man das über Timing-Constraints.
Es wird vorgegeben, wie schnell das Design rennen soll und der Placer 
bzw. der Router müssen sich drum kümmern.

Hast Du schon eine Taktvorgabe gemacht?

Duke

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