Hallo in die Runde,
ich bin auf der Suche, wie ich den Placer in Vivado anweisen kann,
bestimmte Pfade kurz zu halten.
Hintergrund:
Im Zuge der Entwicklung des Quellcodes sind Timing Delays bei der
Implementation mit ins VHDL Projekt reingekommen. Meine Vermutung ist,
dass durch die Veränderung im Quellcode, bestimmte Pfade bei der
Implementierung anders geroutet werden als bei dem vorherigen
Quellcode-Stand und somit vom Design her zeitkritische Pfade nun größere
Distanzen bekommen. Gibt es eine Möglichkeit, dies zu verhindern?
Technologisch gesehen handelt es sich hier um den Pfad von einem BRAM
über eine LUT in einen IP Core. Ich hab das Design schon mit einem
zwischengeschalteten Register entschärft, aber so recht will mir das
nicht gefallen (Verzögerungen, Verhaltensänderungen, ...).
Kann mir hier jemand sagen, welche TCL Befehle dafür hilfreich wären?
Ebenso würde ich mich über Hinweise zu Xilinx Dokumenten freuen, wo ich
mich in diese Thematik einlesen kann.
Vielen Dank für Eure Mühen im Voraus,
zwiepack