Lothar M. schrieb:
> Das ist kein Schieberegister. Das ist ein Multiplexer.
Das ist ein Problem.
Ich habe leider kein Schieberegister hinbekommen.
Wäre froh um Inputs.
Hatte es zuerst noch so versucht:
1 | signal CounterA : unsigned(9 downto 0) := "0000000000";
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2 | signal CounterB : unsigned(9 downto 0) := "0000000000";
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3 | signal CounterR : unsigned(7 downto 0) := "00000000";
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4 |
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5 | signal CounterC : unsigned(27 downto 0);
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6 |
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7 | CounterC <= CounterA & CounterB & CounterR;
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Dann wollte ich mit
1 | CounterC <= CounterC srl 1;
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2 | MISO <= CounterC(0);
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Schieben uns ausgeben.
Leider kamen da Errors wie:
1 | ERROR:Xst:528 - Multi-source in Unit <main> on signal <CounterB<4>>; this signal is connected to multiple drivers.
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2 | ERROR:Xst:528 - Multi-source in Unit <main> on signal <CounterB<3>>; this signal is connected to multiple drivers.
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3 | ERROR:Xst:528 - Multi-source in Unit <main> on signal <CounterB<2>>; this signal is connected to multiple drivers.
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4 | ERROR:Xst:528 - Multi-source in Unit <main> on signal <CounterB<1>>; this signal is connected to multiple drivers.
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5 | ERROR:Xst:528 - Multi-source in Unit <main> on signal <CounterB<0>>; this signal is connected to multiple drivers.
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Wie du siehst sind nur CounterA und B 10 Bittig, der andere ist 8 Bit.
Lothar M. schrieb:
>> Wegen 4 Makrozellen
> Von wieviel insgesamt? Weniger als 33 wirst du nicht schaffen. Denn
> soviel brauchen deine 4 Zähler...
36 Hätte das CPLD und jetzt sind es halt halt 40.
Ich bin mir noch nicht sicher, ob ich ein CPLD von Altera (Max II Serie)
oder eines von Xilinx nehmen soll. Da ich gerade erst mit VHDL begonnen
habe, fehlt es mir an Erfahrung. Mit dem ISE von Xilinx bin ich bisher
aber recht zufrieden. Die xilinx CPLDs kosten einfach fast das doppelte.
Danke