Gast
#5068505
Hallo, ich habe sonst immer mit Xilinx ISE gearbeitet und war es da gewohnt, dass man zu einer VHDL-Beschreibung eine Testbench erzeugen konnte, die automatische das DUT einbindet und die einzelenen Signale erzeugt. In Quartus habe ich diese Funktion nicht gefunden aber ich vermute, dass es sie irgendwo versteckt gibt. Weiß einer wie das geht? Danke für jeden Hinweis!