Ich stehe gerade vor einem kleinen Problem. Vorweg, mit Platinen routen kenne ich mich noch nicht so aus, bin da aber sehr Beratungsfreudig :-D Mir stellen sich nun zwei Grundsätzliche Designfragen, laut ST Datenblatt und Designrichtlinien sollten für die STM32 Reihe ja eine eigene Groundplane und eine VDD Plane erzeugt werden. Da ich aber nur eine zweilagige Platine erstellen mag, fällt ja einer dieser Planes weg. Kann ich stellenweise auch die VDD Leitungen mit in der Groundplane verlegen über VIA oder macht man das nicht? Kann es da zu Problemen führen?
Angehängte Dateien:
-
stm32.png
9,1 KB
Machs so niederimpedant wie möglich. Siehe auch http://www.lothar-miller.de/s9y/categories/14-Entkopplung
Achte auch darauf, dass du mit der selben Padbreite von den IC-Pads wegroutest. Mit der derzeit verwendeten Wirewidth wirst du später Probleme beim löten bekommen (Brückenbildung), da die Abstände zu klein sind.
DraconiX schrieb: > auch die VDD Leitungen mit in der Groundplane > verlegen über VIA Ein erfahrener HF-Techniker, der weiss was er tut, kann sowas ausnahmsweise mal machen, aber generell gilt: eine GND-Plane keinesfalls unterbrechen. Es gibt dafür viele Gründe, nur ein Beispiel: führt eine HiSpeed-Leiterbahn über einen Schlitz in der GND-Plane, entsteht dort ein Sprung in der Impedanz und Reflektionen. Georg
David .. schrieb: > Machs so niederimpedant wie möglich. Siehe auch > http://www.lothar-miller.de/s9y/categories/14-Entkopplung Ach da war dann mein jetziger Ansatz ja quasi für die Tonne :-D (Siehe Bild) da ja, ach deiner Beschreibung (Fehlerbild 2) Zu viele Ausgleichsströme über die LP kommen und der C somit unwirksam wird. Danke für die Liste. Eagle_Layouter schrieb: > Achte auch darauf, dass du mit der selben Padbreite von den > IC-Pads > wegroutest. Mit der derzeit verwendeten Wirewidth wirst du später > Probleme beim löten bekommen (Brückenbildung), da die Abstände zu klein > sind. Ja das habe ich mir auch schon gedacht, danke für die Rückmeldung, werde ich auf jeden Fall berücksichtigen.
Angehängte Dateien:
-
stm32-2.png
8,3 KB
Achja, das Bild, so wie es ja falsch ist... (Sollte mich mal anmelden)
Angehängte Dateien:
-
stm32-3.png
7,4 KB
Soo... würde dies nun so mehr Sinn ergeben? Ich lasse die 3v3 draußen als Hauptleitung herrumgehen auf der Top-Ebene. Und unten halt GND (Noch ohne GroundPlane). Oder wirkt dann 3V3 wie eine Antenne?
Ich hab das bei den großen Käfern (PIC32MZ, EP4CE10) bislang so gehandhabt: Top: VCC-Fläche unter Chipgehäuse, 1 Zuführung auf Toplayer durch die Ecke vom TQFP, dort nochmals separat abgeblockt gegen GND. Bottom: Durchgängie GND-Fläche, auch unter Chipgehäuse. Stubs vermeiden. Versorgungspins vom TQFP gehen nach innen weg, auf ein Via und auf der Unterseite dann unter dem Cip die 0805er platziert. Hat für mich den Vorteil, dass ich die Signale sauber wegrouten kann. Hab leider im Moment keinen Screenshot zur Hand. Konnte Mangels HF-Meßplatz nie EMV messen, aber es gab zumindest nie irgendwelche Fehlfunktionen.
Super ist das mit dem Layout nicht. Habe aber auch schonmal notgedrungen ein 2-Layer Layout mit dem STM32 gemacht. Gehen wird das sehr wahrscheinlich, wie du es gemacht hast, aber erwarte vom ADC nichts besonderes... Mach vlt. noch ein paar Puffer-Cs rein.
Edit: du könntest evtl. probieren die 100nf auf der Unterseite zu platzieren und die Versorgung evtl. direkt unter dem STM32 zu routen - dann hättest du oben die Möglichkeit von deinen Pins wegzukommen.
Angehängte Dateien:
-
PIC32.png
39 KB
Anbei ein 2-Layer Vorschlag von mir. Das ist zwar ein PIC32, aber die Ansprüche an die Versorgung sind vergleichbar. "Gehighlitet" ist VCC. VCC muss zuerst geroutet werden. Die Verdrahtung von VCC ist streng sternförmig, d.h. keine Schleifen sind erlaubt. Beim Routen von VCC achtet man auf niedrige Impedanz. Bottom ist eine Massefläche, Unterbrechungen habe ich kurz gehalten. In Bottom werden auch die Pufferkondensatoren gelötet. Eine saubere, undurchbrochene Massefläche ist von sich aus niederimpedant. Das Konzept setzt voraus, dass man mit Überkreuzungen sparsam ist. Lange Leiterbahnen durch die GND-Fläche sind verboten. Dementsprechend steht quasi nur die Oberseite zum Routing zur Verfügung. Was mit etwas Hirnschmalz bei der Pinbelegung meist reicht. Der µC auf dem Layout läuft mit 100MHz. Drauf sind I2S, 20MHz SPI, diverser Analogkram und ein 4MHz-Quarz. Das Layout macht keine Probleme. Im Gegensatz zum Testaufbau auf dem Breadboard.
> Das ist zwar ein PIC32, aber die Ansprüche an die Versorgung sind > vergleichbar. Ja, genau, so meinte ich :)
Angehängte Dateien:
-
stm32-4.png
13 KB
Also okay, dann die C auf die Rückseite packen :-) Ich habe das dann mal so umgesetzt. (Siehe Bild) 3V3 Sternförmig einführen.
DraconiX schrieb: > Also okay, dann die C auf die Rückseite packen :-) Bei BGAs bleibt einem kaum was anderes übrig, weil die Poweranschlüsse grösstenteils nicht am Rand liegen. Georg
Versuche mal alle Vias unter den Chip zu bekommen, verkürzt die Leitungen. Es spricht nichts dagegen, wenn die Cs unter den Chipanschlüssen liegen.
Angehängte Dateien:
-
stm32-5.png
22 KB
1N 4. schrieb: > Versuche mal alle Vias unter den Chip zu bekommen, verkürzt die > Leitungen. Es spricht nichts dagegen, wenn die Cs unter den > Chipanschlüssen liegen. Ja das lässt sich bei den STM32er garnicht so leicht realisieren. Es ist zwar schön das VDD und VSS immer nebeneinander liegen. Aber um alles kompakt und vor allem Ästhetisch unter den STM zu bekommen ist das nicht unbedingt gut :-D Da gefällt mir eigentlich die Option VDD darunter und VSS davor ein klein wenig besser.
DraconiX schrieb: > Ja das lässt sich bei den STM32er garnicht so leicht realisieren. Eigentlich ist das bei allen solchen und ähnlichen Chips ganz easy: GND sollte als gut geschlossene Massefläche ausgebildet sein, dann wird Vcc eben als Leiterzug verlegt und an jede Kombination von GND-Vcc am µC kommt ein 100nF Entkoppel-C, womit sich das Problm erledigt hat. Und wenn es dir mit den Nachbarbeinen zu kompliziert ist, kannst du hie und da auch mal einen solchen Kondensator weglassen. Aber dabei nicht übertreiben. W.S.
Nachtrag: Leiterplatten weden deutlich teurer, wenn man auf beiden Seiten SMD hat. Dann müssen die nämlich zweimal durch die ganze Bestückerei laufen. W.S.
DraconiX schrieb: > 1N 4. schrieb: >> Versuche mal alle Vias unter den Chip zu bekommen, verkürzt die >> Leitungen. Es spricht nichts dagegen, wenn die Cs unter den >> Chipanschlüssen liegen. > > Ja das lässt sich bei den STM32er garnicht so leicht realisieren. Es ist > zwar schön das VDD und VSS immer nebeneinander liegen. Aber um alles > kompakt und vor allem Ästhetisch unter den STM zu bekommen ist das nicht > unbedingt gut :-D Da gefällt mir eigentlich die Option VDD darunter und > VSS davor ein klein wenig besser. Für Bastler haben STM32 in der Hinsicht einen entscheidenden Nachteil gegenüber modernen PICs: Kein Peripheral Remapping. Bei modernen PIC kann man viele, bei einigen fast alle Peripherals frei auf die Pins verteilen. Das räumt das Layout gehörig auf - man kann das gesamte Layout per Software auskreuzen. Bei 2 Lagen ist das ein absolutes Killerfeature. Für die STM32 wäre noch zu sagen: Ich kann das CubeMX-Tool zur Pin-Planung empfehlen, auch wenn man kein CubeMX verwendet. Das nimmt einem nicht unerheblich Arbeit ab, indem es die zahlreichen Konflikte bei der Pinplanung schön anzeigt. Es kann auch Initcode generieren. Das bekommt man gegen Registrierung hier: http://www.st.com/en/development-tools/stm32cubemx.html ganz unten. Hoffe ich, habe leider keinen privaten Account dort.
> Aber um alles kompakt und vor allem Ästhetisch unter den STM > zu bekommen ist das nicht unbedingt gut :-D facepalm
1N 4. schrieb: > Aber um alles kompakt und vor allem Ästhetisch unter den STM zu > bekommen ist das nicht unbedingt gut :-D > > facepalm Es war ein Scherz ? Mir ist vollkommen bewusst das es nicht auf Ästhetik ankommt sondern auf Funktion. @Hurra Ja, natürlich kenne ich CubeMX. Nutze ich aber nicht. Ich programmiere Bare-Metal unter SW4STM und schreibe mir meine benötigte Periph-Lib immer selbst, so wie ich es für das Projekt immer brauche. Ein Pin-Remapping habe ich bisher noch nicht benötigt, dies ist in diesem Fall auch relativ egal, da die Versorgungspins ja sowieso immer fest sind. @W.S. Die Platine ist für den Privatgebrauch und wird manuell bestückt. Für eine Industrielle Fertigung würde ich dann auch 4-lagig nehmen. Aber das läge außerhalb meiner Kompetenz bzw. Arbeitsbereiches. Nein es ist privat und nur für mich persönlich ☺
Angehängte Dateien:
-
PowerSupplyScheme.gif
28 KB
Hast Du Dir das Datenblatt besorgt? Zumindest für STM32F101/103 gehört an Vdd3/Vss3 ein 4.7µF Und denk an Vdda/Vssa.
Rene K. schrieb: > Ein Pin-Remapping habe ich bisher noch nicht benötigt, dies ist in > diesem Fall auch relativ egal, da die Versorgungspins ja sowieso immer > fest sind. Schon, aber eine geschickte Planung der verwendeten Peripherie-Blöcke und Pins spart im Layout Überkreuzungen. Das spart Löcher in der Massefläche, und das wiederrum verbessert die elektrischen Eigenschaften der Stromversorgung. Planung und gute Platzierung machen einen guten Teil der Layout-Qualität aus. Insbesondere bei einer 2-Lagen-Platine. Und hier ist das CubeMX-Tool hilfreich: Es zeigt an, was man sich verbaut wenn man bestimmte Peripherieblöcke an bestimmten Pins verwendet. Wenn der µC recht gut belegt ist, und die Peripherie gut ausgenutzt wird ist es mit dem Tool deutlich leichter, das Layout zu entflechten. Wer sowas schon einmal mit Excel und dem Datenblatt tun musste, weiß das Tool zu schätzen. Wenn du natürlich ausschließlich GPIOs verwendest, relativiert sich das Ganze etwas, weil GPIO kann jeder Pin.
Hallo TE, ich bin zwar kein Layout Experte, aber so wie ich das sehe, sind deine Abblockkondensatoren falsch. Du darfst VCC nicht in 2 Pfade (C und STM) aufteilen. Hier unter "Falscher" ersichtlich: http://www.lothar-miller.de/s9y/uploads/Bilder/Entkopplung_Falsch.jpg Sondern du musst von VCC auf C und dann von C weiter auf den STM: http://www.lothar-miller.de/s9y/uploads/Bilder/Entkopplung_Fakten1.jpg Ich persönlich würde die Abblockkondensatoren (wenn möglich) auch immer auf die Chip-Seite platzieren. mfg
:
Bearbeitet durch User
AntiHeiner schrieb: > Hast Du Dir das Datenblatt besorgt? > Zumindest für STM32F101/103 gehört an Vdd3/Vss3 ein 4.7µF > Und denk an Vdda/Vssa. Ja im letzten Board ist AVDD und AVSS bereits mit eingebunden. Das lasse ich bei dem Board normal über die Versorgung mitlaufen, da ich in diesem Projekt kein ADC nutze. Das mit 4.7µf allerdings war mir neu o.O Gibt es da einen Grund für? Aus welchem Datenblatt hast du das denn? Ich hatte mich an die Desgignguide für die STM32F1xx Reihe gehalten, da war davon nicht die Sprache. Aber natürlich, pflege ich mit ein. Vielen Dank für den Hinweis. Felix F. schrieb: > Hallo TE, > > ich bin zwar kein Layout Experte, aber so wie ich das sehe, sind deine > Abblockkondensatoren falsch. > Du darfst VCC nicht in 2 Pfade (C und STM) aufteilen. > Hier unter "Falscher" ersichtlich: > http://www.lothar-miller.de/s9y/uploads/Bilder/Ent... > > Sondern du musst von VCC auf C und dann von C weiter auf den STM: > http://www.lothar-miller.de/s9y/uploads/Bilder/Ent... > > Ich persönlich würde die Abblockkondensatoren (wenn möglich) auch immer > auf die Chip-Seite platzieren. > > mfg Ja das ist allerdings ein Argument. Ich lasse mir das ganze nochmal durch den Kopf gehen auf welche "Taktik" ich ausweiche. Ich werde auf jeden fall zwei unterschiedliche Boards anfertigen lassen, mal sehen wie die Unterschiede sind. Die Kosten halten sich dafür ja arg in Grenzen.
DraconiX schrieb: > Aus welchem Datenblatt hast du das denn? Das "normale" Datenblatt. "DocID13587 Rev 17"
Angehängte Dateien:
-
Zweilagig_Entkopplung.PNG
13 KB -
Zweilagig_Flaeche_Bruecke.PNG
1,9 KB
DraconiX schrieb: > Soo... würde dies nun so mehr Sinn ergeben? Dieses "aussen herum führen" mit mickrigen Kupferleitungen ist in diesem Fall die schlechteste Lösung, weil sich zwischen den entfernten Anschlüssen signifikante Potentialunterschiede ergeben können. Hier mal ein Scrennshot eines kleinen zweilagigen Designs. Ich habe Vcc ausgewählt, man sieht, dass sowohl Vcc wie auch GND flächig unter dem IC geführt sind und die Blockkondensatoren neben dem IC montiert sind (ich hätte hier gerne kleinere 0402-Kondensatoren genommen, aber der Kunde ist König). Das reicht aus, ich habe das Design gemessen und keine auffälligen Potentialverschiebungen oder Ground-Bouncing festgestellt. Fazit: die Entkopplung ist gut gelungen, obwohl sie hier nicht "nach Lehrbuch" möglich war. Ein kleines Detail noch im zweiten Bild: die Vcc-Fläche würde dort durch eine Leiterbahn zerschnitten. Deshalb wird in der Mitte ein zusätzlicher Pfad geschaffen, um dem Strom den Umweg nicht unnötig lang zu machen (in diesem Layout besteht bei genauerem Hinsehen aber eigentlich keine Gefahr...;-).
:
Bearbeitet durch Moderator
Das ist nicht günstig. Grund: Die Massefläche auf Bottom ist total zerschnitten, obwohl das unnötig ist. Man sollte die Massefläche so intakt wie möglich halten. Und auf keinen Fall lange Leiterbahnen durchziehen, so wie du das getan hast. D.h. wennn möglich, Routen und Bauteile auf TOP, Bottom eine kompakte Massefläche. Bei einer so einfachen Platine wie deiner geht das auch wirklich. Effektiv verlierst du eine Lage. Das ist der (schlechte) Ersatz für das bei 4-Layer übliche VCC-GND-Modul. Warum man das tut: Hin und Rückströme haben die Neigung, so nahe wie möglich zusammen zu fließen. Umso höher die Frequenz, umso stärker die Neigung. Die Rückströme fließen üblicherweise in der Massefläche unter der Leiterbahn, das verhinderst du mit deinen Schnitten. Resultat: höhere Impedanz. Umso besser das möglich ist, umso kleiner ist auch der Einfluss von externen Feldern. Ein weiterer Grund: Masse ist Bezug für alle Signale. Umso niederimpedanter die Masseanbindung, umso besser. Noch ein Grund: Masse ist auch für Entwärmung sinnvoll. Umso unzerschnittener, umso bessser verteilt sich die Wärme. Der EMV-Spezi in der FH hat uns folgende Daumenregel gegeben. Was Masseflächen angeht gilt: Tilsitter wenn es sein muss, Emmentaler nein. (keine großen Löcher und Schnitte). Das ist nicht nur für EMV wichtig (die dem Bastler wurscht ist), sondern auch für Signalintigrität. Und die ist nicht wurscht. Solche Regeln sollte man sich so früh wie möglich angewöhnen. Umso komplexer die Projekte werden, umso wichtiger wird das.
Angehängte Dateien:
-
Zweilagig_Masselage.PNG
6,9 KB
Hurra schrieb: > Das ist nicht günstig. Natürlich ist es nicht optimal. > Grund: Die Massefläche auf Bottom ist total zerschnitten, > obwohl das unnötig ist. Sie ist an keiner relevanten Stelle zerschnitten. > Bottom eine kompakte Massefläche. Wenn du dir die Masse ansiehst, dann erkennst du, dass keiner der Pfade, die hochfrequente Signale oder hohe Ströme führen, abgeschnitten ist (ich gebs zu, ohne Schaltplan kann man das nur suboptimal bewerten, aber glaub es mir: es ist so). > Solche Regeln sollte man sich so früh wie möglich angewöhnen. Aber man sollte ihren Hintergrund kennen und sie dann anwenden, wenn sie nötig sind.
Angehängte Dateien:
-
stm32-6.png
10 KB
Soooo... ich habe nun alle Ratschläge mal berücksichtigt. Auch die, das man VCC nicht zwischen C und Pin zuführt. Ich habe VCC als TOP Plane ausgeführt. UND GND währe da ohne Unterbrechung aktuell als BOT Plane. Einzig vier Pins, sollten sie denn genutzt werden, müsste ich unter VCC durchrouten. Das ist denk ich machbar. Und sämtliche C sind auf der Oberseite. (Bild ist ohne Bottom)
Zufällig las ich vor kurzem erst wieder den Abschnitt zur Zweilagen-Platine im Montrose-Buch. Da steht drin dass es eigentlich zwei einlagige Platinen sind, eine oben und die andere unten. Denn der große Abstand von 1,6mm zwischen den Kupferlagen verhindert dass eine Massefläche eine ausreichende Rückwirkung auf die Leiterbahn auf der anderen Platinenseite ausübt. Da stand dass bei 10xLeiterbahnbreite Abstand die Rückwirkung/Fluxreduktion einer Massefläche nur 10 Prozent beträgt. Eine zweilagige Platine muss so aufgebaut werden als ob es zwei Einlagige wären. Sternförmige Strom/Masse-Verteilung, Signalbahn an die Masseleitung anschmiegen, möglichst kleine Schleifen-Innenflächen (Innenbereich zwischen Signal und Rückweg), evtl. extra Rückweg-Leiterbahnen dicht neben der Signalbahn usw.
H-G S. schrieb: > Denn der große Abstand von 1,6mm zwischen den > Kupferlagen verhindert dass eine Massefläche eine ausreichende > Rückwirkung auf die Leiterbahn auf der anderen Platinenseite ausübt Der Hauptzweck einer Massefläche ist die niederimpedante Zuführung von Masse an alle Punkte mit GND-Potential. Dafür ist die LP-Dicke sowas von irrelevant. Georg
Beitrag #5074926 wurde vom Autor gelöscht.
Da gibts auch noch die EMI/Flux-Unterdrückung, Abschirmung und einen "Decoupling" genannten Effekt wenn man es schafft die GND und VCC Fläche sehr dicht übereinander zu bringen. Dieses Decoupling scheint wichtig obwohl ich nicht genau weiss wie es sich positiv auswirkt.
H-G S. schrieb: > wenn man es schafft die GND und VCC Fläche > sehr dicht übereinander zu bringen. Halbwissen verbreiten wirkt sich oft eher negativ aus. In diesem Fall könnte es Anfänger dazu bringen es zu übertreiben und in 6 Lagen Platinen mit kundenspezifischem Lagenaufbau (= teuer) zu investieren obwohl gar nicht nötig... ;-) Für die Anwendung des Threadstarters sind solche Effekte völlig irrelevant und werden auch erst bei SEHR geringem Abstand der Planes nützlich. Nix für Poolfertigung. Es gibt sehr viele Boards mit dicken STM32ern in >100 Pin Gehäusen mit <= 4 Lagen wo sich niemand auch nur entfernt um solche Effekte geschert hat und es funktioniert trotzdem gut. Das letzte Layout von DraconiX sieht doch eigentlich recht nett aus - auch wenn ich das selbst noch nie mit einer kompletten 3.3V Fläche unter einem LQFP gemacht habe (dicke Leiterbahnen reichen da völlig). Aber AVCC bitte mit nem SMD Ferrit vom Rest trennen!
Auch wenn ich pers. die Kondensatoren mit kurzen Leiterbahnen und Vias auf die Unterseite verfrachten würde: Meines Erachtens schadet ein 1u Keramik-C an der Zuführung zum IC nicht.
1N 4. schrieb: > Auch wenn ich pers. die Kondensatoren mit kurzen Leiterbahnen und Vias > auf die Unterseite verfrachten würde: Meines Erachtens schadet ein 1u > Keramik-C an der Zuführung zum IC nicht. Die Datasheets sprechen von 1x4,7u. Und eine Ferritperle in Serie davor schadet auch nicht, am besten mit Resonanzfrequenz in Höhe der PLL-Ausgansgfrequenz. rgds
H-G S. schrieb: > "Decoupling" genannten Effekt wenn man es schafft die GND und VCC Fläche > sehr dicht übereinander zu bringen. Sehr dicht bedeutet 50-100um Abstand! Weniger wäre noch besser, aber da spielen die Leiterplattenproduzenten noch nicht mit. > Dieses Decoupling scheint wichtig obwohl ich nicht genau weiss wie es > sich positiv auswirkt. Positiv? Ja, da gibts einiges: + Stabiles Stromversorgungssystem. + Damit erhöhte Systemstabilität. + Folglich auch ausgezeichnete EMV-Ergebnisse. + Getrennte Analog- und Digital-GND/VCC können wegfallen. + Abblockkondensatoren können (müssen) weggelassen werden. + Dadurch wird das Routing ungemein erleichtert. Allerdings hat Mac Gyver schon richtig angemerkt: - Höhere Platinenkosten. - Unter 6 Lagen nicht einsetzbar. - Man muss in dem Zusammenhang einiges beachten -> Schulung unbedingt notwendig. Also leider kein Thema das man so nebenbei mal schnell ausprobiert und deutlich zu komplex für einfache Designs (AVR&Co). Allerdings: Sobald ARM/USB/ETH on Board sind ist es schon sehr empfehlenswert sich mal damit zu beschäftigen... Andi
Andi schrieb: > Positiv? Ja, da gibts einiges: > + Stabiles Stromversorgungssystem. > + Damit erhöhte Systemstabilität. > + Folglich auch ausgezeichnete EMV-Ergebnisse. > + Getrennte Analog- und Digital-GND/VCC können wegfallen. > + Abblockkondensatoren können (müssen) weggelassen werden. Da sind aber ein paar recht spannende und diskutable Theorien und logische Kurzschlüsse dabei. Denn zumindest das "Wegfallen-lassen-können" der GND-Trennung hängt viel mehr mit der geschickten Platzierung der Baugruppen als mit der Leiterplattentechnik zusammen. Und ich bin mir sicher, ich lege dir auch mit neuester Technik ein Design auf den Tisch, das bei der EMV hochkantig durchfällt... Die brauchen wir hier aber nicht diskutieren, da machen wir mal einen Trhead auf, wenn die Prepregs noch dünner sind...
:
Bearbeitet durch Moderator
AntiHeiner schrieb: > Zumindest für STM32F101/103 gehört an Vdd3/Vss3 ein 4.7µF Nochmal eine Frage dazu. Gehört der 4.7µF zusätzlich zum 100nf an VDD3/VSS3? Oder ersetzt er diesen, ich habe diesbezüglich noch keine weiteren Infos gefunden. Auch die enschlägigen Boards ala Blue-Pill oder Nucleo haben diesen C nicht auf der Platine. Ich würde ihn aber dennoch gerne mit integrieren, weil der Platz numal da ist. Die Frage ist nur, ersetzt er ihn oder gehen beide drann?
Das steht normalerweise im Datenblatt bzw. Reference Manual. Rein logisch muss der zusätzlich, weil die 100 nF einen anderen Frequenzbereich abdecken.
Lothar M. schrieb: > Da sind aber ein paar recht spannende und diskutable Theorien und > logische Kurzschlüsse dabei. Theorien ... seit 20 Jahren layouten wir so, ich bezeichne es also nicht mehr als solche ;) > Denn zumindest das > "Wegfallen-lassen-können" der GND-Trennung hängt viel mehr mit der > geschickten Platzierung der Baugruppen als mit der Leiterplattentechnik > zusammen. Und ich bin mir sicher, ich lege dir auch mit neuester Technik > ein Design auf den Tisch, das bei der EMV hochkantig durchfällt... Klar, ein Rezept das für alle Einsatzzwecke gültig ist gibts bei dem Thema leider nicht. Und schwierige Fälle zum 'KöpfeZumRauchenBringen' gibts ständig. > Die brauchen wir hier aber nicht diskutieren, da machen wir mal einen > Trhead auf, wenn die Prepregs noch dünner sind... Gerne, aber wir sind mit den 50u schon sehr sehr zufrieden...
Andi schrieb: > seit 20 Jahren layouten wir so, ich bezeichne es also nicht mehr als > solche ;) Ohne Blockkondensatoren? Auch nicht bei FPGAs, wo durchaus mittelfristig mal mehr Strom nötig sein kann, als der PCB-Plattenkondensator in sich hat? Das haben sich ja nicht mal die Prozessorenbauer auf ihren viellagigen "Adapterplatinen" getraut... :-o
:
Bearbeitet durch Moderator
Angehängte Dateien:
-
stm32-7-1.png
53 KB -
stm32-7-2.png
54 KB -
stm32-7-3.png
34 KB
Sooo delle... Ich hab dann mal weitergearbeitet. Ich habe nun eine Groundplane, sowie unter dem STM eine 3V3 Plane. Der C13 ist der 4.7µF unter dem C3 100nf. IC1 ist der LDO von 5V auf 3V3. Bei Bild 7-1: 3V3 markiert Bei Bild 7-2: GND markiert Bei Bild 7-3: GND Plane only
None schrieb: > Da ist ja quasi nichts in Benutzung. Viel nicht nein, eine UART wird noch für einen ESP-01 rausgeführt, das war es dann auch schon. Sie nimmt im Grunde ausschließlich Messdaten von einem Sensor auf, berechnet diese und schickt sie via USB-CDC und / oder UART wieder raus. Mehr ist nicht ihre Aufgabe. :-)
Lothar M. schrieb: > Ohne Blockkondensatoren? > Auch nicht bei FPGAs, wo durchaus mittelfristig mal mehr Strom nötig > sein kann, als der PCB-Plattenkondensator in sich hat? Gerade bei FPGAs. Für den Fall dass den Planes der Strom ausgeht gibt es 1-3 berechnete Kondensatorgruppen um rechtzeitig für Nachschub zu sorgen. Sogar ein prall mit im Gleichtakt arbeitenden Flipflops gefülltes Design macht keine Probleme... > Das haben sich ja nicht mal die Prozessorenbauer auf ihren viellagigen > "Adapterplatinen" getraut... :-o Xilinx warnt sogar ausdrücklich davor die Cs wegzulassen ;)
An die USB Anschlüsse gehört noch ein ESD-Schutz Array, darauf würde ich nicht verzichten wollen... Und die Quarz-Anbindung ist suboptimal, sehr weit weg und die Kondis auf der falschen Seite... Außerdem zerschneiden die 3 Leiterbahnen auf der Unterseite die Bezugsfläche für die Stromschleifen über die Lastkondensatoren. Auch zum Thema Quarze hat Lothar auf seiner Webseite eine schöne Anleitung parat, die ich immer wieder gern zitiere: http://www.lothar-miller.de/s9y/categories/33-Quarz
Andi schrieb: > Theorien ... seit 20 Jahren layouten wir so Manche Autofahrer beachten seit 20 Jahren weder Geschwindigkeitsbegrenzungen noch die Vorfahrt, aber was beweist das? Natürlich glauben die an die eigene Überlegenheit, so wie ihr mit fehlenden Abblockkondensatoren. Spart ja dazu auch noch irrsinnige Geldbeträge. Das ist Layout auf kölsche Art: et hätt noch immer jut jegange. Oder so. Kölner nicht böse sein, ich mag euch trotzdem. Georg
Georg schrieb: > Manche Autofahrer beachten seit 20 Jahren weder > Geschwindigkeitsbegrenzungen noch die Vorfahrt, aber was beweist das? Nicht jeder Vergleich... > Natürlich glauben die an die eigene Überlegenheit, so wie ihr mit > fehlenden Abblockkondensatoren. Spart ja dazu auch noch irrsinnige > Geldbeträge. Die Cos wegzulassen spart kein Geld, im Gegenteil die Lösung mit den Planes kommt sicher teurer (Was du aber wissen könntest, wenn du mein Posting gelesen hättest und/oder dich mit dem Preisgefüge von Multilayerprints auskennen würdest). Wir glauben sicher nicht an unsere Überlegenheit, aber an die Naturgesetze aka Physik und verstehen mit ihr und nicht gegen sie zu arbeiten. Und wir vertrauen (nicht glauben) den Messergebnissen. Aber wie schon geschrieben, das Thema überschreitet den Rahmen dieses Forums deutlich...
Thorsten S. schrieb: > Und die Quarz-Anbindung ist suboptimal, sehr weit weg und die Kondis auf > der falschen Seite... Außerdem zerschneiden die 3 Leiterbahnen auf der > Unterseite die Bezugsfläche für die Stromschleifen über die > Lastkondensatoren. Die Problematik mit dem "sehr weit weg" und der C sehe ich ein, aber was meinst du mit "Die Kondis auf der falschen Seite"? Jedes Layout was ich mir zu Quarz und PCB anschaue ist auf das gleiche Schema aufgebaut. -> GND -> C -> Quarz -> µC Gibt es da irgendwo Designvorschläge?
Angehängte Dateien:
-
stm32-8-1.png
35 KB
So, ich hab nochmal gelesen und habe den OSC neu gestaltet und gewechselt. Dazu ist noch der ESP-01 Anschluss gekommen.
Schau dir nochmal die Mindestabstände von einigen Leiterbahnen und Vias an. Nur so eng wie nötig, nicht unbedingt so eng wie das CAD erlaubt.
1N 4. schrieb: > Schau dir nochmal die Mindestabstände von einigen Leiterbahnen und > Vias > an. Nur so eng wie nötig, nicht unbedingt so eng wie das CAD erlaubt. Vielen Dank für den Hinweis! Ich möchte sie dann bei Elecrow fertigen lassen, diese bieten ja eine Design-Rule Datei für Eagle an. Ich habe sie da mal durchlaufen lassen und tatsächlich ein paar Fehler gefunden und auch gleich bereinigt. Eine feine Sache sowas!
Damit ich auch was zum Thema beitrage: ;) Erstmal zum VCC-Polygon unter dem STM: Das ist keine Plane, und damit nicht wirklich nützlich, natürlich auch nicht schädlich. Leitungen tuns aber auch. (Aus meiner Sicht ist eine Daumennagelgrosse Kupferfläche eher eine dickere Leiterbahn als eine Plane) Im Gegenteil, hat das sogar einen gravierenden Nachteil, siehe weiter unten. Abgesehen davon würde ich die 3V3 am unteren Rand direkt mit einer Leitung weiterführen und nicht den Umweg unter dem Chip machen. Du hast bei deinem Layout genau 4 kritische Leitungen (2x Quarz und 2x USB) Und ausgerechnet bei diesen unterbrichst du die GND-Plane für den Rückstrom (Siehe Postings von Hurra und Georg). Tu das nicht! Nie! Quarz: STM hat eine ausführliche Applikation-Note wie man den Quarz routet: http://www.st.com/content/ccc/resource/technical/document/application_note/c6/eb/5e/11/e3/69/43/eb/CD00221665.pdf/files/CD00221665.pdf/jcr:content/translations/en.CD00221665.pdf Die beiden störenden Leitungen könntest du unter dem STM verlegen (wenn du auf die VCC-Fläche zumindest partiell verzichtest). Dann kannst Du Quarz und Cs noch näher an die CPU bringen. Den Ground-Guard um den Quarz solltest du an den beiden Enden auch noch mit Vias versehen. Und schmiege die beiden Leitungen links nicht so an den Guard an, du hast genug Platz. USB: Verleg die E5V unter an den Rand unter dem USB-Stecker. Dort schadet die Unterbrechung nicht. Und vergrössere den Abstand zu allen anderen Leitungen/Vias. Nur am Rande: Über das Thema 'Impedanzdefiniertes Routen' bei differentiellen Leitungen braucht man bei so einem Lagenaufbau und so kurzen Leitungen sowieso nicht diskutieren, man sollte es aber im Hinterkopf halten falls man einmal mit Multilayer arbeitet...
Andi schrieb: > Du hast bei deinem Layout genau 4 kritische Leitungen (2x Quarz und 2x > USB) > Und ausgerechnet bei diesen unterbrichst du die GND-Plane für den > Rückstrom (Siehe Postings von Hurra und Georg). > Tu das nicht! Nie! Hab ich berücksichtigt und nun auch verstanden was damit gemeint wurde, ich dachte da ging es ausschließlich um das Abschneiten des Massebereichs zwischen den Bahnen. Aber so macht das ja Sinn, der Strom sucht sich ja den geringsten Weg zurück. Und um dennoch eine Fläche, VCC Fläche zu haben (wie oben oft angeraten) bin ich dann halt einen Kompromiss eingegangen ;-) Das natürlich hochfrequente Leitungen im auf der Prio-Liste weiter oben stehen ist natürlich völlig logisch. Andi schrieb: > Und schmiege die beiden Leitungen links nicht so an den Guard an, du > hast genug Platz. Jup, danke - auch geändert. Andi schrieb: > Abgesehen davon würde ich die 3V3 am unteren Rand direkt mit einer > Leitung weiterführen und nicht den Umweg unter dem Chip machen. Habe ich auch geändert. Auch habe ich den den Pfostenstecker verlegt. Somit brauche ich nicht diese Leitung quer über das PCB zu ziehen. Andi schrieb: > USB: > Verleg die E5V unter an den Rand unter dem USB-Stecker. > Dort schadet die Unterbrechung nicht. > Und vergrössere den Abstand zu allen anderen Leitungen/Vias. Hab ich, obwohl ich den USB Stecker sowieso noch komplett ersetzen mag. Da ist ein Fehler in der Bibliothek (Bohrungen an den PADs). Da bin ich noch auf der Suche nach einem geeigneten Kandidat, der Erwerbbar ist und ich den Footprint habe. Und nochmal Danke an alle für die Wahnsinnig vielen Tipps! Meine erstes PCB, ein paar Stunden mit Eagle und es klappt schon ganz wunderbar wie ich finde :-D Vielen Dank euch!
Angehängte Dateien:
-
stm32-9-1.png
51 KB -
stm32-9-2.png
51 KB -
stm32-9-3.png
26 KB
Ach hergott die Bilder vergessen! :-D 9-1: 3V3 9-2: GND 9-3: Groundplane
Zu deiner USB-Buchse muss ich was anmerken ... Hab auch des öfteren eine USB-Buchse verwendet, die diese 2 Löcher haben, die bei jedem DRC Probleme bereiten ... Aber auch in der Fertigung machen die Probleme, da zumindest mein Chinese höhere Toleranzen fährt. Nunja, ich hab dann andere USB-Buchsen genommen, die die Bohrungen nicht haben, seitdem hab ich keine Probleme mehr. Mac G. schrieb: > Es gibt sehr viele Boards mit dicken STM32ern in >100 Pin Gehäusen mit > <= 4 Lagen wo sich niemand auch nur entfernt um solche Effekte geschert > hat und es funktioniert trotzdem gut. Jup, kann ich bestätigen ... STM32F429 QFP144 mit 32MB SDRAM auf 2 Lagen scheint echt kein Problem zu sein. Zum letzten Layout noch kurz: VCC-Polygone mach ich schon lange nicht mehr ... Ich nehm einfach (sehr) dicke Leiterbahnen, dann kann ich die Fläche oben auch noch für Leiterbahnen nutzen. Ansonsten schließe ich die 100n-Cs mit VCC nicht so von außen hin an ... Vlt ist das "Best-Practice", aber ich hatte noch nie negative Effekte und das nimmt unnötig Routing-Space weg. Du könntest den Quarz und die Cs gleich durch einen (bei Reichelt erhältlichen) XO32 $MHZ Quarz ersetzen ... Die sind günstig und sehr klein und beim Oszillator würde ich auch keinen so großen Aufwand betreiben. Alleine deshalb, weil ich das seit vielen Jahren irgendwie mache (Leitungen kurz lassen, gute Masse Anbindung) und ich nie Probleme hatte. Zunehmen nehm ich aber kleine Oszillatoren her :) Gut, sind 50ct teurer ... Aber wenn man den Platz bräuchte ... Wobei bei dir sieht es ja noch übersichtlich aus :) Was ich sagen wollte ... Wenn du Layout-Anfänger bist und so einen Oszillator-Abschirmdingens anfängst zu machen, dann wirst du das in zukünftigen Layouts auch tun (weil es beim letzten ja funktioniert hat) und irgendwann verbreitest du Unwahrheiten und erzählst jedem - bist gar selbst noch davon überzeugt - dass man das so machen muss ;-) Ansonsten ... hübsch^^
:
Bearbeitet durch User
Angehängte Dateien:
-
stm32-10.png
88 KB
Mampf F. schrieb: > Nunja, ich hab dann andere USB-Buchsen genommen, die die Bohrungen nicht > haben, seitdem hab ich keine Probleme mehr. Ja ich hab nun auch eine andere Buchse verbaut. Das ist mir sicherer, vor allem ist diese käuflich verfügbar. Mampf F. schrieb: > Zum letzten Layout noch kurz: VCC-Polygone mach ich schon lange nicht > mehr ... Ich nehm einfach (sehr) dicke Leiterbahnen, dann kann ich die > Fläche oben auch noch für Leiterbahnen nutzen. Das ist wohl das sinnvollste, gerade bei 2 Lagen, wo man am besten nur eine Seite bestücken will, ist halt Platz große Mangelware, und eine VCC Plane nimmt da schon viel weg. Mampf F. schrieb: > Du könntest den Quarz und die Cs gleich durch einen (bei Reichelt > erhältlichen) XO32 $MHZ Quarz ersetzen ... Die sind günstig und sehr > klein und beim Oszillator würde ich auch keinen so großen Aufwand > betreiben. Ja das mag sein, aber der Aufwand bzw. die Bauteile für einen XO32 dürften doch die gleiche Anzahl sein, da man den OSC-OUT ja irgendwie wieder rückkoppeln muss? (C und R gegen OSC-IN) Oder liege ich da grundsätzlich falsch?! Und das mit dem "Abschirmdingens" hab ich gemacht weil der Platz eben noch da war :-D Das ist selbst bei den Nucleo Boards nicht so gemacht. (Wo übrigens der Takt vom ST-Link kommt, 8Mhz über ca. 8cm Leiterbahn! Der Quarz ist daher dort nicht bestückt.) Im Bild oben übrigens, so wie ich denke, ich es mal in die Fertigung geben werde. Mal sehen ob das alles so funktioniert :-D Der DRC mit Profil von Elecrow läuft tadellos durch. Ich hoffe das auch meine Schaltung stimmt. Ich werde sehen ^^ Also die 20€ für einen Fehlversuch kann ich verknusen :-)
DraconiX schrieb: > Also die 20€ für einen Fehlversuch > kann ich verknusen :-) Wie viele möchtest Du denn machen lassen, dass es 20€ kostet, bzw. möchtest Du die rasch haben? https://www.elecrow.com/5pcs-2-layer-pcb.html 5 St. 10cmx10cm = €4.87 Registered Airmail €6.39 macht 11,26€ :-)
Ralf M. M. schrieb: > DraconiX schrieb: > Also die 20€ für einen Fehlversuch > kann ich verknusen :-) > > Wie viele möchtest Du denn machen lassen, dass es 20€ kostet, bzw. > möchtest Du die rasch haben? > > https://www.elecrow.com/5pcs-2-layer-pcb.html > 5 St. 10cmx10cm = €4.87 > > Registered Airmail €6.39 > > macht 11,26€ :-) 5 Stück mit zwei Nutzen. Ja ich will aber mit Stencil Maske. :-) Will das wenigstens mal ausprobieren wie sich das machen lässt. Wenn es gut funktioniert dann ist das ja Top. Wenn ich alles händisch loete und verzinne und dann zu fluchen anfange - dann wünschte ich mir das ich es wenigstens versucht hätte mit Stencil. ? Ich kenne mich doch! Aber davon mal ab traue ich mir 0603 und TQFP eigentlich noch zu. Kleiner wird es dann aber sicher nichts mehr bei mir.
DraconiX schrieb: > Ja das mag sein, aber der Aufwand bzw. die Bauteile für einen XO32 > dürften doch die gleiche Anzahl sein, da man den OSC-OUT ja irgendwie > wieder rückkoppeln muss? (C und R gegen OSC-IN) Oder liege ich da > grundsätzlich falsch?! Tust du ;) Ein XO32 hat einen Ausgang den du an OSC_IN des STM legst. Keine Widerstände, keine Cos. Keine Sorge wegen dem Anschwingen. Der einzige (kleine und vernachlässigbarer) Nachteil: Aus EMV-Sicht sind Quarze günstiger, da die Signale keine so hohe Flankensteilheit haben. Aja, teurer sind sie auch ein wenig. Und noch kurz zu den Groundguards: Mir hat noch keiner schlüssig erklären können wozu die tatsächlich gut sind. Außer dass sie seit jeher in allen Applikation-Notes auftauchen, und daher als 'heilig' gelten (Wie Mampf F schon angedeutet hat). Man muss nur eins beachten: Halte den Abstand zu anderen Leitungen/Vias/Bauteilen so gross als wäre da tatsächlich ein Guard... Und wenn unter dem Quarz keine Plane liegt: in dem Fall sollte auf jeden Fall ein GND-Polygon hin (schon um zu vermeiden dass man aus Versehen Leitungen verlegt). Vielleicht auch noch eine andere kleine DaumenMalPi Regel: Abstände zwischen Leitungen (1W = Leiterbahnbreite): 3W bei normalen Signalleitungen. 5W bei kritischen Signalen (Clocks, Diff-Leitungen, ...) Mehr schadet nie. Weniger u.U. aber schon... Noch zu Deinem Layout: Du hast einige Leitungen mit 90Grad verlegt, solltest du unbedingt vermeiden.
DraconiX schrieb: > Ja das mag sein, aber der Aufwand bzw. die Bauteile für einen XO32 > dürften doch die gleiche Anzahl sein, da man den OSC-OUT ja irgendwie > wieder rückkoppeln muss? Nope, da kommt der fertige Takt raus und du musst nur eine Leitung an XtalIn anschließen (oder HSE In oder RCC In oder wie der Pin heißt). Bei den Tiny-AVRs ist das manchmal praktisch, wenn man einen Pin sparen möchte, dann kann man den Xtal-Out noch als GPIO verwenden.
Angehängte Dateien:
-
stm32-11.png
45 KB -
stm32-11-1.png
18 KB -
stm32-11-2.png
13 KB
Andi schrieb: > Noch zu Deinem Layout: > Du hast einige Leitungen mit 90Grad verlegt, solltest du unbedingt > vermeiden. Oh Danke für den Hinweis, ich dachte dies sei egal. Läßt sich ja leicht nochmal nachzeichnen alles :-) Hab nun versucht so sanft wie möglich um die Kurven zu kommen. Andi schrieb: > Ein XO32 hat einen Ausgang den du an OSC_IN des STM legst. > Keine Widerstände, keine Cos. > Keine Sorge wegen dem Anschwingen. Mampf F. schrieb: > Nope, da kommt der fertige Takt raus und du musst nur eine Leitung an > XtalIn anschließen (oder HSE In oder RCC In oder wie der Pin heißt). Ah Okay, weil ich dazu halt dann viele sehr abstruse Schaltungen gesehen habe. Gerade zwecks anschwingen. Aber man kann es ja einfach mal ausprobieren. Behalte ich auf jeden Fall für mein nächstes Projekt mal im Hinterkopf! Andi schrieb: > Vielleicht auch noch eine andere kleine DaumenMalPi Regel: > Abstände zwischen Leitungen (1W = Leiterbahnbreite): > 3W bei normalen Signalleitungen. > 5W bei kritischen Signalen (Clocks, Diff-Leitungen, ...) > Mehr schadet nie. > Weniger u.U. aber schon... Das soll heißen: Ich brauche zwischen 2 Datenleitungen mindestens 3 Datenleitungen Platz? Ist ja schon ne Menge, so hätte ich das nicht gedacht. Oder verstehe ich das falsch? Da wäre meine ganze Platine ja eigentlich Mist... hmm...
DraconiX schrieb: > Oh Danke für den Hinweis, ich dachte dies sei egal. Läßt sich ja leicht > nochmal nachzeichnen alles :-) Hab nun versucht so sanft wie möglich um > die Kurven zu kommen. Runde Leiterbahnen sind zwar aus EMV-Sicht optimal, brauchen aber auch mehr Platz. Bei dichteren Layouts wird das zum Problem. 45 Grad sind aber ein akzeptabler Kompromiss. > Ah Okay, weil ich dazu halt dann viele sehr abstruse Schaltungen gesehen > habe. Gerade zwecks anschwingen. Diese abstrusen Schaltungen hast du wahrscheinlich nur im Zusammenhang mit Quarzschaltungen gesehen. Bei Oszillatoren brauchts das nicht. Da garantiert der Chiphersteller dass das funktioniert. > Das soll heißen: Ich brauche zwischen 2 Datenleitungen mindestens 3 > Datenleitungen Platz? Ist ja schon ne Menge, so hätte ich das nicht > gedacht. Oder verstehe ich das falsch? Da wäre meine ganze Platine ja > eigentlich Mist... hmm... Layouten ist die ewige Suche nach Kompromissen: Einerseits die Firmenleitung, die will alles billiger und schneller haben. Und würgt dich wenns zu lange dauert und zu teuer wird. Dann der Leiterplattenhersteller mit seinen Mindestanforderungen - der haut dir gegebenenfalls das Layout bei der Auftragsprüfung um die Ohren. Und schlussendlich die Physik. Die sagt dir ihre Meinung etwas später bei der Inbetriebnahme oder gar erst im EMV-Labor. Und glaub mir: Die Physik hat immer Recht und lässt sich weder durch Quartalszahlen noch durch 'Glauben' beeindrucken. ;) Sie ist also der wahre und einzige Chef auf deinem Print... Du kannst sie nicht reinlegen oder beschummeln, nur beschwichtigen ;) Schlussendlich gehts primär darum: Der Strom will von A nach B Möglichst auf geradem und ebenen Weg (ohne Kurven und Vias) sowie ohne Rempler von der Seite (Übersprechen von anderen Leitungen). Das gleiche gilt für den Rückstrom. Je schneller er unterwegs sein soll, desto kritischer werden etwaige Hindernisse. Umgelegt auf dein Layout: Versuche einfach die Leitungen dort wo es geht so weit wie möglich auseinander zu ziehen. Einzig bei den 4 kritschen Leitungen (Quarz und USB) sei bitte kompromisslos. Klar, direkt vom Chip weg gehts meistens nicht anders, aber sobald wie möglich die Abstände erhöhen. Kurze Berührungspunkte mit anderen Leitungen oder Vias sind weniger kritisch als lange parallel geführte angeschmiegte Züge. (Ein Layoutprogramm das push&shove kann ist da sehr hilfreich.) Natürlich geht das auf Kosten der Printfläche, die ist endlich und kann nur in der 3. Dimension erweitert werden. Es hat schon sein Gründe warum die Leiterplattenhersteller auch 20 Lagen und mehr produzieren können ;) Btw, wenn ich schon beim (überpeniblen) meckern bin: Der Abstand gilt auch für GND-Polygone. Sprich: Der Guard bei deinem Quarz ist zu nahe bei den Leitungen.
DraconiX schrieb: > Das soll heißen: Ich brauche zwischen 2 Datenleitungen mindestens 3 > Datenleitungen Platz? Ist ja schon ne Menge, so hätte ich das nicht > gedacht. Oder verstehe ich das falsch? Da wäre meine ganze Platine ja > eigentlich Mist... hmm... Nein, brauchst du nicht. Da deine ganze Platine ziemlich unkritisch ist, hätte selbst dein 1. Entwurf einwandfrei funktioniert. Du könntest selbst deine USB Leitungen 2x um die Platine legen und es würde immer noch alles funktionieren. Da ist die Tatsache, dass du keinen ESD-Schutz integriert hast, schon deutlich schlimmer. Und ich würde die USB-Signale nicht direkt mit dem MC verbinden, sondern noch einen 22 Ohm Widerstand auf jeder Leitung dazwischen einbauen. Auch die Tatsache das 45° Bahnen besser sind, sind ein Mythos (außer Hochvolt). Es gibt Leute (anscheinend mit sehr viel Zeit), die solche Dinge messen und die konnten keinen Unterschied zwischen 90° und 45° feststellen. Und Leuten die sowas tatsächlich überprüft haben, glaube ich mehr als irgendwelche Layouter, die es machen, weil es jeder macht :) Dafür hast du jetzt die ganzen Basics drauf, wenn du mal wirklich eine "kritischere" Platine routen willst. mfg
Angehängte Dateien:
-
stm32-12.png
40 KB
Ich danke euch allen nochmal wahnsinnig für eure Hilfe und eure Ausführlichen Erklärungen, und ich versuche soweit es mir möglich ist, zu verstehen und es umzusetzen. :-D Felix F. schrieb: > Und ich würde die USB-Signale > nicht direkt mit dem MC verbinden, sondern noch einen 22 Ohm Widerstand > auf jeder Leitung dazwischen einbauen. Das ist ja kein Problem, die sind schnell drin (R6, R7). Gleich im Zuge die Leiterbahnen etwas "auseinandergezogen" damit sie nicht ganz so eng aneinander liegen. Felix F. schrieb: > Da ist die Tatsache, dass du keinen ESD-Schutz > integriert hast, schon deutlich schlimmer. Das wiederum verstehe ich nicht ganz. Zum Thema ESD Schutz habe ich ja die C vor dem µC und die C vor dem LDO. Gegen Rückspannungen auf den Stromführenden Leitungen habe ich an den Eingängen die Dioden D1,D2 und D3 (BAT60J). Andi schrieb: > Btw, wenn ich schon beim (überpeniblen) meckern bin: > Der Abstand gilt auch für GND-Polygone. > Sprich: Der Guard bei deinem Quarz ist zu nahe bei den Leitungen. Hab das Polygon neu gestaltet :-D Felix F. schrieb: > Dafür hast du jetzt die ganzen Basics drauf, wenn du mal wirklich eine > "kritischere" Platine routen willst. Ja das stimmt, und wenn man es an einfachen Dingen schon versucht richtig zu machen, kann einem das später nur von Vorteil sein. Natürlich hätte man alles nur hinklecksen können und es wäre eventuell alles wunderbar gegangen. Nur steht man dann beim nächsten Projekt vor dem Problem "Es ging ja, also mache ich es auch wieder so". Und wenn man dann aber doch etwas kritisches hat, kann dies schnell in die Hose gehen.
Jetzt haste USB "verschlimmbessert" ;-) Die USB Leitungen sind ja differenziell. Also gerade DIE beiden sollten enger beieinander bleiben und möglichst immer mit gleichem Abstand. Nur ganz kurz auf die Widerstände und dann direkt wieder zurück. Die ganzen anderen Rundungen: Schick, aber überflüssig. Das wird bei zig GHz relevant, sowas hast Du hier jedoch nicht.
DraconiX schrieb: > Das ist ja kein Problem, die sind schnell drin (R6, R7). Gleich im Zuge > die Leiterbahnen etwas "auseinandergezogen" damit sie nicht ganz so eng > aneinander liegen. Das halte ich wieder nicht für gut xD USB ist differentiell und die Leitungen sollten parallel mit gleichem Leitungsabstand verlaufen - und gleich lang sollten sie, wenn es geht, auch sein. Bei meinen Layouts hatte ich auch drauf geachtet, dass die Leitungslänge vor den Widerständen und nach den Widerständen gleich sind und die Rs möglichst nah an der USB-Buchse sind. Kann sein, dass das alles Voodoo ist ... Keine Ahnung ;-)
Angehängte Dateien:
-
stm32-13.png
17 KB
Oh mein Gott :-D Ja ich hab halt gedacht weil oben oft gemeint wurde: Ziehe die Bahnen auseinander. Das dies ein guter Schritt sein... Falsch gelegen. :-D Gleich geändert. Mac G. schrieb: > Die ganzen anderen Rundungen: Schick, aber überflüssig. > Das wird bei zig GHz relevant, sowas hast Du hier jedoch nicht. Andi schrieb: > Runde Leiterbahnen sind zwar aus EMV-Sicht optimal, brauchen aber auch > mehr Platz. Bei dichteren Layouts wird das zum Problem. > 45 Grad sind aber ein akzeptabler Kompromiss. Ja dir Rundungen sehen schöner aus. Lassen sich aber auch gleich schwerer verlegen, gerade bei "Hin- / Rück-Winkeln" ist dies sehr schwer zu machen. Platz nehmen sie auch mehr weg. An den Stellen wo es ohne Platzprobleme geht werde ich sie rund lassen, an kniffeligen Stellen werde ich sie wohl wieder zu 45° abwinkeln.
Felix F. schrieb: > Auch die Tatsache das 45° Bahnen besser sind, sind ein Mythos (außer > Hochvolt). Es gibt Leute (anscheinend mit sehr viel Zeit), die solche > Dinge messen und die konnten keinen Unterschied zwischen 90° und 45° > feststellen. Zum Teil muss ich dir recht geben, insbesonders bei dem vorliegendem Design kann man wahrscheinlich sogar spitze Winkel verwenden. ;) Sobald aber die Frequenzen steigen und die Flankensteilheiten (die ja das eigentliche Problem darstellen - auch bei geringeren Frequenzen) in den zweistelligen pikosekunden-Bereich und darunter kommen, sollte man sich tatsächlich auch aus EMV-Sicht mit dem Thema beschäftigen. Fakt ist, dass jeder Richtungswechsel einen Impedanzsprung darstellt, der ist bei 45° geringer als bei 90°. Jeder Impedanzsprung generiert Reflexionen. Und genau diese Reflexionen sind es, die Probleme machen. Nicht unmittelbar und direkt an der jeweiligen Leitung, der Empfänger wird das wahrscheinlich kaum mitkriegen und wenn doch, auch wegstecken können. Aber am Transmitter (der just in dem Moment gerade sendet) verursacht diese Reflexion eine, wenn auch kleine, Stromspitze. Und wie heißt es so schön? 'Kleinvieh macht auch Mist' Hunderte oder Tausende solcher kleinen Störungen schlagen sich auf das Stromversorgungssystem (auch auf GND!) durch, von dort auf andere Chips, auf andere Signale, auf Stecker und Kabel. Und genau das wirst du dann im EMV-Prüfprotokoll sehr wohl als ordentliches Rauschen deutlich über der Grundlinie und im schlimmsten Fall über der gefürchteten roten Linie sehen können. Und das wirkt sich natürlich auch deutlich auf die Systemstabilität aus. Aber wenn wir die EMV mal außen vor lassen, sprechen auch noch andere Dinge für 45°: Für die Produktion günstiger. Mechanisch stabiler. Die Leitungen werden kürzer. In Summe gibt es also kaum ein Argument Leitungen mit 90° zu verlegen. Soviel zu 'Mythen' ;) > Und Leuten die sowas tatsächlich überprüft haben, glaube > ich mehr als irgendwelche Layouter, die es machen, weil es jeder macht > :) Genau, und darum vertraue ich Leuten die sich mit den Auswirkungen auf das Stromversorgungssystem beschäftigt (und auch tatsächlich überprüft) haben mehr als irgendwelchen Leuten die nicht über den Tellerrand der einzelnen betroffenen Leitung hinausschauen ;) Felix F. schrieb: > Dafür hast du jetzt die ganzen Basics drauf, wenn du mal wirklich eine > "kritischere" Platine routen willst. Ack, genau darum gehts in dem Thread...
Mampf F. schrieb: > Bei meinen Layouts hatte ich auch drauf geachtet, dass die Leitungslänge vor den Widerständen und nach den Widerständen gleich sind Layouten hat auch viel mit Ästhetik zu tun ;) >... die Rs möglichst nah an der USB-Buchse sind. Ist schon ok so, Störungen möglichst nahe am Stecker in Wärme umzuwandeln ist sicher die beste Lösung. > Kann sein, dass das alles Voodoo ist ... Keine Ahnung ;-) Vodoo würds erst dann werden, wenn ich auch noch einen Längenausgleich vorschlagen würde, aber das erspare ich uns besser ;) DraconiX schrieb: > An den Stellen wo es ohne > Platzprobleme geht werde ich sie rund lassen, an kniffeligen Stellen > werde ich sie wohl wieder zu 45° abwinkeln. Ich würde gleich bei 45° bleiben. Rundungen sind bei komplexeren Boards einfach zu unhandlich.
Ich bin hier nur stiller (bisher ;-) ) Mitleser und wollte mich aber einmal bei allen die Helfen und sehr ausführliche Tipps mit Grundlagen geben und auch beim TO bedanken, dass dieser uns an seiner Lernreise mit all seinen Zwischenstationen (Screenshoots) teilhaben lässt. Ich bin gerade auf einem ähnlichen Kenntnisstand wie der TO, was das entwerfen von PCBs angeht und durch diesen Thread bleibt mir nun sicher der eine oder andere Anfängerfehler erspart.
Ich finde es interessant, daß bei vielen früheren Rhode und Schwarz Meßgeräten durchwegs mit 90 Grad Leiterzügen geroutet wurde und habe mich immer gewundert warum sie das eigentlich so machen. Konnten die damaligen CAD Tools dort 45 Grad nicht gut oder hatten die Designer doch irgendwelche spezielle Gründe dafür (Wie: "Haben wir doch immer schon so gemacht";-) ) Es interessiert mich tatsächlich. Gerade bei RS würde man sich dabei was gedacht haben, sollte man meinen. Wer weiß was Genaues? Wie es heute gemacht wird, weiß ich nicht weil es schwierig ist an Service Dokus mit Schaltplänen und Layout Ausdrucken heranzukommen.
Die Frage warum bei Quarzoszillator Leiterzügen Guard Ringe vorgeschlagen werden, ist, Crosstalk durch benachbarte Signalzüge auf empfindliche Quarzschaltungen zu verhindern. Speziell bei sehr hochohmigen niederfrequenten RTC Quarzschaltungen wird das empfohlen. http://www.atmel.com/Images/Atmel-8128-Best-Practices-for-the-PCB-Layout-of-Oscillators_ApplicationNote_AVR186.pdf http://www.st.com/content/ccc/resource/technical/document/application_note/c6/eb/5e/11/e3/69/43/eb/CD00221665.pdf/files/CD00221665.pdf/jcr:content/translations/en.CD00221665.pdf http://www.ti.com/lit/an/slaa322c/slaa322c.pdf http://www.nxp.com/docs/en/application-note/AN2321.pdf
:
Bearbeitet durch User
Gerhard O. schrieb: > Wie es heute gemacht wird, weiß ich nicht weil es schwierig ist an > Service Dokus mit Schaltplänen und Layout Ausdrucken heranzukommen Aber es gibt doch überall Berge von Leiterplatten, aus PCs, geöffnete Smartphones, usw. usw. Darunter wirst du allerdings nur sehr wenige finden mit 90Grad-Leiterbahnen. Ziemlich sicher sind die Entwickler, die 45Grad routen nicht alle verblödet, auch wenn das einige hier im Forum immer wieder behaupten. Grundsätzlich sind die Begründungen für 45Grad immer wieder mal umstritten, aber Gründe dafür nur 90Grad zu routen gibt es definitiv nicht, ausser Faulheit. Georg
Gerhard O. schrieb: > Ich finde es interessant, daß bei vielen früheren Rhode und Schwarz > Meßgeräten durchwegs mit 90 Grad Leiterzügen geroutet wurde und habe Ich kenne leider weder den mit 'früher' bezeichneten Zeitraum, noch die Art von Messgeräten. Daher ins Blaue geantwortet: Firmenphilosophie? Die haben ja ausgezeichnete Analog-Spezialisten die die Auswirkungen solcher Störungen mit Drosseln, HF-Käfigen, usw. in den Griff zu kriegen ;) Aber scheinbar haben sie ja dazugelernt?
Georg schrieb: > Gerhard O. schrieb: >> Wie es heute gemacht wird, weiß ich nicht weil es schwierig ist an >> Service Dokus mit Schaltplänen und Layout Ausdrucken heranzukommen > > Aber es gibt doch überall Berge von Leiterplatten, aus PCs, geöffnete > Smartphones, usw. usw. Darunter wirst du allerdings nur sehr wenige > finden mit 90Grad-Leiterbahnen. Ziemlich sicher sind die Entwickler, die > 45Grad routen nicht alle verblödet, auch wenn das einige hier im Forum > immer wieder behaupten. > > Grundsätzlich sind die Begründungen für 45Grad immer wieder mal > umstritten, aber Gründe dafür nur 90Grad zu routen gibt es definitiv > nicht, ausser Faulheit. > > Georg Es macht auch durchaus Sinn mit 45° zu routen, da 1. die Leiterbahnen kürzer werden und 2. man dadurch prinzipiell mehr Fläche für weitere Leiterbahnen zur Verfügung stellt. EMV-Technisch macht es aber absolut keinen Unterschied. mfg
Gerhard O. schrieb: > Die Frage warum bei Quarzoszillator Leiterzügen Guard Ringe > vorgeschlagen werden, ist, Crosstalk durch benachbarte Signalzüge auf > empfindliche Quarzschaltungen zu verhindern. Speziell bei sehr > hochohmigen niederfrequenten RTC Quarzschaltungen wird das empfohlen. Ja, so wird immer argumentiert. Dafür haben Layoutprogramme aber auch einen anderen Mechanismus: Keepout-Layer oder wie auch immer er heissen mag ;) > diverse Datenblätter Ja, die kenne ich alle. Schon seit 20 Jahren. Und die haben sich kaum geändert. Es wird immer versucht den heilsbringenden allesheilenden 'GND' heranzuziehen um Störungen abzuhalten. Fakt ist aber dass in den meisten einfachen Designs (2-Lagig) der GND alles andere als sauber ist. Man muss nur mal ein gutes Oszi dranhalten ;) Da dann wird ein GND-Guard angeschmiegt, darunter GND-Planes gesplittet und fragmentiert. Daraus entstehen dann Datenblätter, seit Jahrzehnten kopiert. Ergo: Mit vorbeiführenden Leitungen einen Respektabstand halten. Bei Signalen mit hohen Flanksteilheiten etwas mehr. Was soll dann noch übersprechen?
Felix F. schrieb: > EMV-Technisch macht es aber absolut > keinen Unterschied. Du hast meine vorige Antwort Beitrag "Re: STM32 - 2 lagig Routen, wohin mit VDD und VSS" nicht gelesen?
Andi schrieb: > Gerhard O. schrieb: >> Die Frage warum bei Quarzoszillator Leiterzügen Guard Ringe >> vorgeschlagen werden, ist, Crosstalk durch benachbarte Signalzüge auf >> empfindliche Quarzschaltungen zu verhindern. Speziell bei sehr >> hochohmigen niederfrequenten RTC Quarzschaltungen wird das empfohlen. > > Ja, so wird immer argumentiert. > Dafür haben Layoutprogramme aber auch einen anderen Mechanismus: > Keepout-Layer oder wie auch immer er heissen mag ;) Leider wirkt bei einigen CADs das Keepoutlayer auf mehr als ein Layer und verursacht andere Kompromisse. > >> diverse Datenblätter > > Ja, die kenne ich alle. > Schon seit 20 Jahren. > Und die haben sich kaum geändert. > > Es wird immer versucht den heilsbringenden allesheilenden 'GND' > heranzuziehen um Störungen abzuhalten. > Fakt ist aber dass in den meisten einfachen Designs (2-Lagig) der GND > alles andere als sauber ist. Man muss nur mal ein gutes Oszi dranhalten > ;) > Da dann wird ein GND-Guard angeschmiegt, darunter GND-Planes gesplittet > und fragmentiert. > Daraus entstehen dann Datenblätter, seit Jahrzehnten kopiert. Man muß halt mit Verstand arbeiten und verstehen wie sich alles auswirken kann. Die Application Notes und Inhalt der Datenblätter haben durchaus ihre Daseinsberechtigung. Das Groundlayout muß eben auch durchdacht sein. > > Ergo: Mit vorbeiführenden Leitungen einen Respektabstand halten. > Bei Signalen mit hohen Flanksteilheiten etwas mehr. > Was soll dann noch übersprechen? Die Praxis sieht aber meist nicht so wild aus. Mit etwas Erfahrung lernt man schnell was man tunlichst unterlassen soll und was von Nutzen ist. Jedenfalls schafft man es auch bei 2-layer Designs brauchbare Ergebnisse zu erzielen. Abgesehen davon sind die meisten Designs ein Netzwerk von Kompromissen. Perfekte Designs gibt es in der realen Welt nicht. Das Genie und Wissen des Designers besteht in der Erfahrung welche widersprüchlichen Gesetze man wo und wann gezielt und bemessen brechen darf um die geforderten Eigenschaften bestmöglich zu erreichen und welche Kompromisse man machen darf. Es gilt ja bei gewissen hochohmigen Analog Eingangs Schaltungen auch um unerwünschten Kriechströmen einen Einhalt zu bieten.
:
Bearbeitet durch User
Felix F. schrieb: > Es macht auch durchaus Sinn mit 45° zu routen, da 1. die Leiterbahnen > kürzer werden und 2. man dadurch prinzipiell mehr Fläche für weitere > Leiterbahnen zur Verfügung stellt Mir musst du das nicht erklären, ich mache das seit Jahrzehnten so. Aber hier brechen immer wieder Kriege drüber aus. Georg
Angehängte Dateien:
-
stm32-8-1.png
35 KB
Andi schrieb: > Erstmal zum VCC-Polygon unter dem STM: Das ist keine Plane, und damit > nicht wirklich nützlich, natürlich auch nicht schädlich. Einen hätt ich noch: Im Datenblatt steht, dass alle gleich benamten Pins miteinander verbunden werden müssen. Das ginge hier für die Vcc Pins super, wird aber durch das etwas buchstabengetreue Abhandeln von Regeln "erst der Kondensator, dann der Pin" unterwandert. Denn im jetzigen Layout hat der linke untere Vcc-Pin nur entfernt was mit dem rechten unteren Vcc-Pin gemein... Ich habe mal mit gelber Farbe ein paar kleine Änderungen eingefügt. Und ich würde dort beim Kringel noch mal einen DRC machen. Zum Quarz: wenn es ein "Ultra-Low-Power-Uhrenquarz" wäre, dann würde ich über das Guarding mal nachdenken. Aber der Quarz hier ist ein "Power-Quarz", der bräuchte diese ganze Guard-Geschichte eigentlich nicht. Da reicht es, darauf zu achten, dass nicht gerade Leistungssignale oder steilflankige Digitalsignale unter dem Quarz durchlaufen...
Lothar M. schrieb: > Denn im jetzigen > Layout hat der linke untere Vcc-Pin nur entfernt was mit dem rechten > unteren Vcc-Pin gemein... > Ich habe mal mit gelber Farbe ein paar kleine Änderungen eingefügt. > Und ich würde dort beim Kringel noch mal einen DRC machen. Du hast deine Anmerkungen leider zu einer schon mehrfach von DraconiX überarbeiteten Version gemacht ;) In der aktuellen Version schaut das schon viel besser aus. > Da reicht es, darauf zu achten, dass nicht gerade > Leistungssignale oder steilflankige Digitalsignale unter dem Quarz > durchlaufen... Ich würde unter aller Arten von Quarzen generell nur GND empfehlen. Zumindest in der Regel, und vor allem einem Anfänger, der noch nicht weiß wo, wann und wieweit er sich mit anderen Dingen in die Nesseln setzen kann...
Thread beobachten
Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.