Vivado timing loop

[herbertT (Gast)]

Hi,

nach der Synthese meines VHDL Designs meldet Vivado eine Warnung: Timing 
Loop found

Ich schlage mich jetzt seit 5 Stunden mit dem Schei**reck rum und mir 
platzt langsam der Geduldsfaden. Ich habe zum wiederholten male 
überprüft das es keinen kombinatorischen Pfad gibt, der zu sich selber 
zurückgespeist wird. Folglich gibt es auch keine Timing Loop!!!

Vivado zeigt mir nichtmal die konkreten Signale, sondern nur eine Entity 
in der Warnung. Wie soll ich da den Fehler finden???

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

herbertT schrieb:
> Ich habe zum wiederholten male überprüft das es keinen kombinatorischen
> Pfad gibt
Zeig doch mal...
Einfach die vhdl Dateien anhängen.

[C. A. Rotwang (Gast)]

herbertT schrieb:

> Vivado zeigt mir nichtmal die konkreten Signale, sondern nur eine Entity
> in der Warnung. Wie soll ich da den Fehler finden???

Vielleicht gibt es ja keinen Fehlör:
"You can ignore this warnings if the timing report is clean." aus:

https://forums.xilinx.com/t5/Synthesis/Found-timing-loop-error-in-vivado/td-p/443732

[herbertT (Gast)]

Ahhhhhrghh

Tut mir leid, ich war wohl doch einfach zu blöd, bzw. blind.
Ich hab echt 1000mal die Stelle mit dem Fehler einfach überlesen...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

herbertT schrieb:
> die Stelle mit dem Fehler einfach überlesen...
Lass doch mal sehen...

[herbertT (Gast)]

Eigentlich nichts besonders Komplexes: In meinem Counter Modul hatte ich 
den Ausgang des Adders wieder zum Eingang geschalten. Das war auch nie 
meine Absicht, aber irgendwie hat nach 5h und einem Stresslevel over 
9000 mein Kopf nicht mehr mitgespielt.

[Edi M. (Gast)]

Lass das Malen sein und schreibe lieber einen Text. Da muss man die 
Rückkopplungen ausdrücklich mit einer Signalzuweisung eintragen und dann 
passiert das nicht.