Hallo, ich beschäftige mich im Zuge meiner Diplomarbeit mit der partiellen Rekonfiguration von FPGAs. Für ein Showcase-Design benötige ich ein spezielles Verhalten, von dem ich nicht genau weiß, ob man es erzielen kann. Beim FPGA handelt es sich um einen Xilinx Artix 7. Das Verhalten, das ich benötige: Ich möchte ein einen partiellen Bitstream in eine Partition laden, der nur die Funktion dieser Partition ändert, jedoch nicht den State, also den Inhalt der Storage elements in den CLBs. Gibt es eine Möglichkeit es zu verhindern, dass sich während der Konfiguration der Inhalt der Register in den CLBs ändert? Den Reset (GSR) in der Startup phase kann man bei der Konfiguration des Bitstreams deaktivieren, das alleine ist jedoch nicht ausreichend um das gewünschte Verhalten zu erzielen. Danke, Markus
Markus schrieb: > Gibt es eine Möglichkeit es zu verhindern, dass sich während der > Konfiguration der Inhalt der Register in den CLBs ändert? Würde mich überaus wundern, denn "die Register" sind nur der kleinste Teil der Konfiguration eines CLB. Und diese Register werden üblicherweise natürlich mitkonfiguriert. Nur so kann man Defaultwerte vorgeben (oder sich eben drauf verlassen, dass sie '0' sind, wenn man nichts angegeben hat).
Der GSR wird tatsächlich nur bei der initialen Konfiguration bzw. vollständigen Konfiguration ausgeführt. Bei der partiellen Rekonfiguration wird der Inhalt der FFs von diesem Mechanismus nicht berührt. Ich sehe jedoch eine gewisse Gefahr das sich während der Rekonfiguration der Switchmatrixen (und Clocktrees) Störungen an den FF-Clockeingängen landen welche zusammen mit der sich durchpropagierenden Konfigurationsänderung zu Änderungen der FF-Zustände führen können... Ggfs. könnte es mit einer geschickten geometrische Anordnung und Kontrolle der BUFGs(bzw. deren Abkömmklinge) funktionieren... (Hmm das zu ergründen wär glatt eine Diplomarbeit wert) Gruß Vanilla
Kaum anzunehmen, dass man sowas vernünftig verifiziert bekommt. Ich kenne keine Firma, die irgendwelche Anforderungen im Bereich sicherheitskritischer Systeme hat, die sowas einsetzt. Wenn, dann bitte getrennte FPGA-Bereiche, die kontrolliert ausgetauscht und resettet werden, wie das bei redundanten Controllern der Fall ist. Für die braucht es auch Methoden, die states zu retten und zu synchen.
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