Guten Abend,
Ich hab hier einen Xilinx XCR3064XL. Das Problem ist, egal welchen Pegel
ich an den Eingangspins lege, das Design erkennt immer high-Pegel.
Hier eine Testimplementierung. Ein Eingangstakt taktet einen Zähler,
welcher mittels R2R Netzwerk einen Sägezahn erzeugt (das funktioniert).
Wenn Eingang D low -> B auf VDD/2
Wenn Eingang D high -> B Sägezahn
Es wird aber unabhängig vom D Pegel immer ein Sägezahn ausgegeben.
Wenn Eingang E low -> R auf 0V
Wenn Eingang E high -> R auf VDD/2
Es wird aber unabhängig vom E Pegel immer VDD/2 ausgegeben.
Ich kann aber die jeweiligen Pins problemlos als Ausgänge verwenden. Das
funktioniert. Siehe auskommentierte Zeilen.
1 | module top(
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2 | input clk,
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3 | input D,
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4 | input E,
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5 | //output E,
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6 | output [6:0]R,
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7 | output [6:0]B
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8 | );
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9 |
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10 | reg [6:0] counter;
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11 |
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12 | always @(posedge clk)
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13 | begin
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14 | if(D == 1)
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15 | begin
|
16 | counter <= counter + 1;
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17 | end
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18 | else
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19 | begin
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20 | counter <= 64;
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21 | end
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22 | end
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23 |
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24 | assign B[6:0] = counter;
|
25 | assign R[6:0] = {0,E,E,E,E,E,E};
|
26 | //assign E = 0;
|
27 | //assign E = 1;
|
28 |
|
29 | endmodule
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Vielleicht hat ja wer eine Idee woran das liegen könnte.
danke,
mfg alex,
PS: Ich verwende ISE 14.7
