Xilinx XCR3064XL - inputs immer high

[Alexander U. (alexander_u)]

Guten Abend,

Ich hab hier einen Xilinx XCR3064XL. Das Problem ist, egal welchen Pegel 
ich an den Eingangspins lege, das Design erkennt immer high-Pegel.

Hier eine Testimplementierung. Ein Eingangstakt taktet einen Zähler, 
welcher mittels R2R Netzwerk einen Sägezahn erzeugt (das funktioniert). 
Wenn Eingang D low -> B auf VDD/2
Wenn Eingang D high -> B Sägezahn
Es wird aber unabhängig vom D Pegel immer ein Sägezahn ausgegeben.
Wenn Eingang E low -> R auf 0V
Wenn Eingang E high -> R auf VDD/2
Es wird aber unabhängig vom E Pegel immer VDD/2 ausgegeben.

Ich kann aber die jeweiligen Pins problemlos als Ausgänge verwenden. Das 
funktioniert. Siehe auskommentierte Zeilen.

module top(
   input clk,
   input D,
   input E,
   //output E,
   output [6:0]R,
   output [6:0]B
    );

reg [6:0] counter;

always @(posedge clk)
begin
    if(D == 1)
   begin
       counter <= counter + 1;
   end
   else
   begin
       counter <= 64;
   end
end

assign B[6:0] = counter;
assign R[6:0] = {0,E,E,E,E,E,E};
//assign E = 0;
//assign E = 1;

endmodule

Vielleicht hat ja wer eine Idee woran das liegen könnte.
danke,
mfg alex,

PS: Ich verwende ISE 14.7

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Alexander U. schrieb:
> Hier eine Testimplementierung.
Hast du auch mal den simplen Dreizeiler ausprobiert, bei dem einem 
Ausgang der Eingang und einem anderen Ausgang der selbe Eingang 
invertiert zugewiesen wird?

> Vielleicht hat ja wer eine Idee woran das liegen könnte.
Wie ordnest du die Ports den Pins zu?
Lass doch mal dein Constraint-File sehen.

[Alexander U. (alexander_u)]

Hi Lothar,

Hab den "Fehler" eben gefunden. input floating =/= low pegel. Man muss 
den Eingang schon wirklich auf GND ziehen. Asche über mein Haupt
Aber wenigstens funktionierts jetzt ^^'

danke,
mfg alex,