Altium Polygon Pour Clearance

[Mike (Gast)]

Guten Tag

Ich habe im Altium auf einer PCB im Innenlayer ein Plane(Polygon Pour) 
und
sehe dass zwischen zwei Durchkontaktierungen das Plane nicht durchläuft 
und
dort einen Abstand von 2.6mil hat. Siehe Bild.
Mir ist schon klar dass wenn ich den Abstand der Durchkontaktierungen 
vergrößere, das Plane durchläuft.

Wenn nun dieser Abstand kleiner als die Clearance(Cu-Inner Layer 
Isolation) vom Leiterplattenhersteller ist, hat dann der 
Leiterplattenhersteller ein Problem mit der Fertigung?

Dieses Problem(Plane flutet nicht durch und hat zu geringen Abstand) 
habe ich oft auf anderen Layout-Designs auch.

mfg
Mike

[Mike (Gast)]

Ergänzend die Properties vom Polygon Poor.
Änderungen wie zB. "Remove Necks When Copper Width Less Than 5mil" zu 
deaktivieren flutet mir zwar, aber die Breite der Flutung zwischen den 
Vias ist dann leider kleiner als 5mil(kleinster Leiterbahnbreite)
mfg
Mike

[123 (Gast)]

Mike schrieb:
> Wenn nun dieser Abstand kleiner als die Clearance(Cu-Inner Layer
> Isolation) vom Leiterplattenhersteller ist, hat dann der
> Leiterplattenhersteller ein Problem mit der Fertigung?
>
> Dieses Problem(Plane flutet nicht durch und hat zu geringen Abstand)
> habe ich oft auf anderen Layout-Designs auch.

Ja du verletzt halt die minimale Strukturbreite die du in den Rules 
eingestellt hast. Weil das so ist macht Altium da natürlich die Fläche 
nicht hin.

Ja da wird sich der Leiterplattenhersteller wehren. Damit er das 
zuverlässig herstellen kann wirst du einen teureren Prozess wählen 
müssen.

[Wühlhase (Gast)]

Du kannst bei "Remove necks wehnn ..." nicht nur den Hacken rausnehmen, 
du kannst auch die 5mil durch eine andere Zahl ersetzen.

In deinem Fall würde ich die Zahl vielleicht eher größer wählen, sodaß 
Altium so gut wie gar kein Kupfer zwischen die Vias setzt, sofern das 
bei dir praktikabel ist.

Dasselbe gilt auch für die Remove-Islands-Einstellung.

[Mike (Gast)]

Danke Wühlhase

Ich hab "Remove Necks When Copper Width Less Than" auf 8mil gesetzt.
Das würde jetzt passen.

mfg
Mike

[Jens D. (jens)]

Hallo Mike

Wühlhase schrieb:
> Du kannst bei "Remove necks wehnn ..." nicht nur den Hacken rausnehmen,
> du kannst auch die 5mil durch eine andere Zahl ersetzen.

Mike schrieb:
> Danke Wühlhase
>
> Ich hab "Remove Necks When Copper Width Less Than" auf 8mil gesetzt.
> Das würde jetzt passen.

Das wird nur helfen bei dem einen VIA Paar.
Wenn deine VIAs an anderer Stelle etwas weiter auseinander sind hast du 
genau das gleiche Problem.

Jens

[Wühlhase (Gast)]

Jens D. schrieb:
> Das wird nur helfen bei dem einen VIA Paar.
> Wenn deine VIAs an anderer Stelle etwas weiter auseinander sind hast du
> genau das gleiche Problem.

Nein, das hilft bei allen Via-Paaren die diesen oder kleinere Abstände 
haben. Bei Vias mit größeren Abständen allerdings hat er dann nicht mehr 
das Problem das er die Mindestbreite unterschreitet. Damit fing ja alles 
an.

Für spezielleres gibt es dann auch noch Cutouts. Damit kann man 
beliebige Flächen in ein Polygon reinschneiden (falls ich das nicht mit 
einer fill region verwechsle, die gibts ja auch noch...)

[Jens D. (jens)]

Wühlhase schrieb:
> Nein, das hilft bei allen Via-Paaren die diesen oder kleinere Abstände
> haben. Bei Vias mit größeren Abständen allerdings hat er dann nicht mehr
> das Problem das er die Mindestbreite unterschreitet. Damit fing ja alles
> an.

Doch hat er, du verschiebst nur das "Problem" setz die VIAs an einer 
anderen Stelle mal weiter auseinander.

Schau mal die Bilder.
Clearence ist 350µ
Die VIAs sind bei beiden Bildern identisch

Jens

[Wühlhase (Gast)]

Hm...wenn die Abstände zwischen den Vias identisch sind-wie hast du die 
Neckbreite so unterschiedlich hinbekommen?

Auf dem Bild ist das schwer zu erkennen aber ich meine, die Vias sind 
horizontal nicht auf einer Ebene.

Wie gesagt-die Remove-Neck-Regeln gelten für alle Necks im Polygon. Blöd 
wird es dann, wenn mehrere Vias in zu unterschiedlichen 
Durchmessern/Clearence-Regeln da sind.

[Jens D. (jens)]

Ich habe nicht gesagt, dass die Abstände gleich sind. Bei einem kleinen 
Design ist es noch überschaubar nur nicht bei einem großen mit x Tausend 
Vias.

Hoffe, dass Altium da endlich mal etwas dran macht und hat bei uns 
leider schon häufiger zu Rückfragen geführt.

Es ist auch egal, ob die VIAs in einer Linie liegen der Abstand zählt 
und keiner platziert VIAs immer im gleichen Abstand über das gesamte 
Design.

Jens

[Mike (Gast)]

Hallo Jens D.

Ja du hast Recht.

Ich hab noch ein wenig mit den Polygon-Poor-Einstellungen probiert.
Es zeigt sich, dass wenn ich die "Remove Necks When Copper Width Less 
Than" auf >5mil setze, woanders(bei anderen nahe stehenden VIAs) das 
Problem wieder auftaucht.

Generell sieht es für mich so aus:
Das Polygon-Poor flutet nicht "ordentlich" zwischen zwei VIAs.
Es gibt zwei Probleme die entstehen können:
1. Zwischen den 2 VIAs entsteht ein Abstand welcher kleiner als die 
Clearance ist. Siehe mein erstes gepostete Bild.
2. Zwischen den zwei VIAs wird zwar geflutet, aber die Breite ist 
kleiner als die minimale Leiterbahnbreite.
Punkt 1 und/oder 2 sind beim Leiterplattenhersteller nicht zu 
produzieren.

Aktuell bei meiner Leiterplatte habe ich ja alles korrigieren können.
Man muss aber alles genau anschauen, Abstand messen und notfalls VIAs 
versetzen. Das habe ich machen müssen. Der DRC meldet nie einen Fehler!

Meine Frage lautet daher: Gibt es eine DRC-Regel welche ich setzen kann 
und welche mir die zwei Probleme (wenn sie vorhanden sind) anzeigen kann 
?


mfg
Mike

[Wühlhase (Gast)]

Jens D. schrieb:
> Ich habe nicht gesagt, dass die Abstände gleich sind.
Ah...das hab ich aber vorrausgesetzt. Klar, dann kann das nicht klappen.

Und ja, bei vielen Vias wird das unübersichtlich, das stimmt.

Mike schrieb:
> Aktuell bei meiner Leiterplatte habe ich ja alles korrigieren können.
> Man muss aber alles genau anschauen, Abstand messen und notfalls VIAs
> versetzen. Das habe ich machen müssen. Der DRC meldet nie einen Fehler!
>
> Meine Frage lautet daher: Gibt es eine DRC-Regel welche ich setzen kann
> und welche mir die zwei Probleme (wenn sie vorhanden sind) anzeigen
> kann?

Meinst du den Online-DRC? Es gibt ja zwei DRCs...den Online-DRC und der 
"richtige" Rule-Checker (dt glaub ich).
Der richtige geht wirklich alle Regeln durch. Der Online-DRC nur einige, 
damit es schneller geht.

[Jens D. (jens)]

Der Online DRC ist nur ein "gefilteter" DRC der die gleichen Rules nutzt 
nur eben nicht alle.

Mir ist leider nichts bekannt um diese Stellen im Altium zu finden.

Etwas aufwendiger ist geht es nur über CAM Tastic und der sein DRC 
Check.

Jens

[Wühlhase (Gast)]

Drücke mal d r (wie design rules). Ich glaub in dem Fenster kannst du 
bestimmen welche DRs der Online-DRC beachten soll und welche nocht.

Der richtige DRC wird über d t oder d t r oder so gestartet.

Man kommt da zwar auch über die GUI sehr leicht ran, aber die kenn ich 
weniger auswendig. Ansonsten die Menüs einfach mal durchstöbern.

[Jens D. (jens)]

Wühlhase schrieb:
> Drücke mal d r (wie design rules). Ich glaub in dem Fenster kannst du
> bestimmen welche DRs der Online-DRC beachten soll und welche nocht.
Mit

*t d* ( *T* ools -> *D* esign Rule Check)

bekommst du die Einstellungen zum DRC

Links unter "Rules to Check" sind dann die Rules, welche im Online DRC 
oder Batch DRC verwendet werden.

> Der richtige DRC wird über d t oder d t r oder so gestartet.

*t d r* ( *T* ools -> *D* esign Rule Check -> *R* un)

Jens

[Georg (Gast)]

Mike schrieb:
> sehe dass zwischen zwei Durchkontaktierungen das Plane nicht durchläuft

Ja und? Wenn die GND-Verbindung anderweitig besteht, gibt es 
logischerweise keinen Error. Die Intelligenz von CAD-Systemen hat halt 
auch ihre Grenzen. Abgesehen davon verschiebt sich das Problem ja nur, 
wenn man die Parameter ändert: unterhalb eines bestimmten Abstands gibt 
es keine Verbindung, darüber schon. Ob man es akzeptieren kann, dass bei 
einem DIL-Gehäuse ein längerer Schlitz entsteht, kann auch nur der 
Layouter oder sein Auftraggeber beurteilen.

Ob die Verbindung zwischen 2 Pads/Vias WÜNSCHENSWERT ist, muss der 
Layouter entscheiden, entweder die Abstände ändern oder die 
Fertigungsparameter. Oder den Viadurchmesser, ich finde die unnötig 
gross, aber ohne Grid kann man das nicht beurteilen.

Übrigens, wenn eine Mindestbreite definiert ist, darf das CAD-System nur 
durchverbinden, wenn auch für diese Mindestbreite Platz ist und für die 
Strichbreite des Polygons. Ob Altium sich daran hält weiss ich nicht, 
ist aber logisch.

Wenn die gezeichneten Leiterbahnen HiSpeed-Leitungen sind, ist die 
Unterbrechung nicht ok, aber es handelt sich dann sowieso um einen 
Design-Fehler, weil bei einem Lagenwechsel auch GND-Vias gesetzt werden 
müssten - aber das ist ein anderes Thema und führt hier zu weit. Dass 
man das einem CAD-System nach dem Stand der Technik beibringen kann, 
glaube ich nicht, sonst wäre ja der Layouter überflüssig.

Georg

[Jens D. (jens)]

Georg schrieb:
> Ja und? Wenn die GND-Verbindung anderweitig besteht, gibt es
> logischerweise keinen Error.

Es ist doch ein Fehler, zumindest für den Fertiger da der Hersteller die 
geätzten Lagen per AOI kontrolliert und dann jedes mal einen Fehler 
angezeigt bekommt, weil der mindest Abstand unterschritten ist.

[Mike (Gast)]

Hallo

Ich habe mich noch ein wenig Schlau gemacht.

Die von mir beschriebenen 2 Probleme bei dem ein Plane zwischen 2 VIAs 
durchflutet ergibt folgende neue Erkenntnis(für mich zumindest):

Das eine Problem bei welchem die minimale Kupferbahnbreite 
unterschritten wird kann man lösen indem man in den Polygon Pour Setting 
den "Remove Necks.." auf den Wert der minimalen Leiterbahnbreite 
einstellt. Im Bild sieht man, dass ich ihn auf 0.152mm eingestellt habe 
und AD flutet dann nicht wenn dieser Wert unterschritten ist. Was bei 
diesem Problem allerdings schon noch eine Rolle spielt ist jener, dass 
man im PCB alle Polygone auf diesen Wert(mindest Leiterbahnbreite) 
einzustellen hat. Standard steht bei mir immer 5mil. Dies wäre zu wenig, 
wenn z.B. 6mil die mindest Leiterbahnbreite ist.


Das andere Problem ist ja jenes bei dem ein Abstand(Im Bild 0.07mm) 
entsteht. Hierzu konnte ich noch nicht in Erfahrung bringen wie man 
damit umgeht. Der PCB Fertiger schreibt ja ein mindest Clearance vor. 
Auch der DRC erkennt dies nicht. Ich werde aber diesen Problem im 
Fedevel Forum bekannt geben.

Soweit von mir. Ich gebe bescheid wenn ich mehr Klarheit gefunden habe.

Wünsche euch noch die volle Impedanzkontrolle ;-)
Mike

[Mike (Gast)]

Hallo

Ich habe jetzt die Antwort von Hr. Robert Feranec erhalten.
Die Antwort:
We always check this visually/manually. I am not sure if there is a rule 
for this.
Das heißt man muss bei allen Planes überprüfen ob der Clearance 
ausreichend ist. Wenn nicht müssen die VIAs verschoben oder die 
Einstellung bei "Remove Necks.." dahingehend geändert werden(oder 
vielleicht auch etws anderes). Es gibt anscheinend keine Einstellung für 
den DRC.

Für mich ist die Sache somit geklärt.

mfg
Mike

[Georg (Gast)]

Mike schrieb:
> Das heißt man muss bei allen Planes überprüfen ob der Clearance
> ausreichend ist.

Habe ich glaube ich schon mal erwähhnt: man kommt auf keinen Fall 
drumherum, die Lagen in Gerber vor der Auftragsvergabe nochmal selbst 
sorgfältig zu prüfen. Einfach nur ein paarmal Klick machen funktioniert 
oft, aber keinesfalls immer.

Der DRC beanstandet z.B. Pads, die GND sein sollen, aber ausserhalb der 
GND-Fläche liegen (meiner zumindest: unconnected Pad at...), aber ob ein 
Pad am Rand der Fläche "gut genug" angebunden ist, muss man schon selber 
entscheiden. Der DRC ist mit einem von 4 Stegen zufrieden. Nur ein 
Beispiel von vielen.

Georg

[Jens (Gast)]

Wie schon erwähnt CAM Tastic findet fiese "Fehler" ist eben nur etwas 
aufwändig und nervig.

Was ich nicht verstehe ist, warum Altium da nicht mal etwas dran ändert.

Jens