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Forum: FPGA, VHDL & Co. Red Pitaya Erfahrungswerte?


Autor: Peter B. (Gast)
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Hallo,

hat hier schon mal jemand Erfahrungen mit dem Red Pitaya gemacht.
Genauer gesagt damit, wie ich z.B. eigene Module (VHDL Modulue)
zum bestehenden System "hinein synthetisiert" ?

Das Red Pitaya hat ja einen Xilinx Zinq drauf (xc7z010clg400-1)


So wie mir es scheint, könnte es mir für den ersten Schritt sehr viel 
Arbeit abnehmen z.B. bzgl. "Wie krieg ich meinen Daten in das FPGA und 
wie wieder heraus"...............

VG

Peter

Autor: Torsten Robitzki (Firma: robitzki.de) (torstenrobitzki)
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Peter B. schrieb:
> hat hier schon mal jemand Erfahrungen mit dem Red Pitaya gemacht.
> Genauer gesagt damit, wie ich z.B. eigene Module (VHDL Modulue)
> zum bestehenden System "hinein synthetisiert" ?
>
> Das Red Pitaya hat ja einen Xilinx Zinq drauf (xc7z010clg400-1)
>
>
> So wie mir es scheint, könnte es mir für den ersten Schritt sehr viel
> Arbeit abnehmen z.B. bzgl. "Wie krieg ich meinen Daten in das FPGA und
> wie wieder heraus"...............

Meiner liegt nur noch rum. Ich wollte den im Wesentlichen als Osziloskop 
verwenden. Das Ding ist aber wenig Zuverlässig.

Scheint mir wieder so ein Projekt zu sein, wo der Aufwand für die 
SW-Entwicklung stark unterschätzt wurde.

Möchtest Du einen gebraucht kaufen?

Autor: Br4in (Gast)
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Ich habe auch einen RedPitaya zu Hause liegen und stehe im Prinzip vor 
dem selben "Problem", allerdings weil ich einfach noch nicht dazu 
gekommen bin, mich näher damit zu beschäftigen.
Im Prinzip kann man sich die Sourcen von GitHub runterladen und diese 
als Vorlage verwenden: https://github.com/RedPitaya/RedPitaya

Autor: Peter B. (Gast)
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Br4in schrieb:
> Ich habe auch einen RedPitaya zu Hause liegen und stehe im Prinzip vor
> dem selben "Problem", allerdings weil ich einfach noch nicht dazu
> gekommen bin, mich näher damit zu beschäftigen.
> Im Prinzip kann man sich die Sourcen von GitHub runterladen und diese
> als Vorlage verwenden: https://github.com/RedPitaya/RedPitaya

Hmmh na das schaue ich mir dann mal näher an.... und wenn
ich 'was gescheites gefunden hab', werd' ich es hier teilen.

Autor: Martin O. (ossi-2)
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Hier  gibts Hinweise und Beispiele:
https://www.elektormagazine.de/assets/upload/files...

Beitrag #5106621 wurde von einem Moderator gelöscht.
Autor: Martin O. (ossi-2)
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Ich konnte zumindest die Software (c und verilog)
vom RedPitaya Github Repository gut als Ausgangspunkt
für meine "Basteleien" verwenden. Für mich eines der wichtigsten
Features des RedPitaya sind die vorhandenen AD/DA 14Bit/125Ms Wandler.

Ein Bastelhansel....

Autor: DH1AKF K. (wolfgang_kiefer) Benutzerseite
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Obwohl ich in die Tiefen der FPGA- Programmierung noch nicht 
vorgedrungen bin, verwende ich die Ergebnisse von Pavel Demin für meine 
eigenen Entwicklungen.
Siehe:
http://pavel-demin.github.io/red-pitaya-notes/

http://www.wkiefer.de/x28/Red%20Pitaya.htm

Autor: Peter B. (Gast)
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DH1AKF K. schrieb:
> Obwohl ich in die Tiefen der FPGA- Programmierung noch nicht
> vorgedrungen bin, verwende ich die Ergebnisse von Pavel Demin für meine
> eigenen Entwicklungen.
> Siehe:
> http://pavel-demin.github.io/red-pitaya-notes/
>
> http://www.wkiefer.de/x28/Red%20Pitaya.htm

Hallo,
Ich konnte die Module von dem Pavel Demin noch nicht selbst 
"zusammenbauen" lassen!
Ich denke, dass es an dem Vivado liegt...... Ich muss vermutlich auch
exakt dieselbe Version verwenden, mit der auch das jeweilige Module 
"Grundsystem" (ecosystem) erstellt wurde?

VG

Autor: X. X. (chrissu)
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Weil so gut hierher passt...

Ich hätte evtl. ein "STEMlab 125-14 Ultimate Kit" abzugeben...

Autor: Peter B. (Gast)
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Hallo,

ich bin hier nun ein bisschen vorangekommen.

Jetzt habe ich im Zuge des Spielens mit dem VIVADO design studio 
gemerkt,
dass ich doch des Öfteren mal bestimmte Blöcke benötige :

Frequenzteiler
und D-FLipflop

um nur zwei zu nennen.....
gibt es dafür schon fertige IP Cores?
oder müsste ich mir die selbst basteln?

ich möchte z.B. von 125MHz auf 62.5MHz teilen....
ursprünglich dachte ich, das mit einem Binärzähler (2Bit)
zu machen.
aber allzu schön ist diese Lösung nicht.

Autor: Martin O. (ossi-2)
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reg   [12-1: 0] count  ;

always @(posedge clk) begin
  count <=count + 'h1 ;
  end

Simpler 12 Bit Zähler in Verilog

Google FPGA counter VHDL

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