Energy-/Charge-Recovery FPGA

"Efficient Charge Recovery Logic"

WS schrieb:
> "Efficient Charge Recovery Logic"

Weder Lehrbücher noch Wikipedia kennt diesen Begriff. Da musste schon 
etwas erklären.

BTW:
Versuchst Du hiewr dem Forum "Deine" 
Abschluss/Forschungs/Entwicklungsarbeit aufzuhalsen?

Nein, die mache Ich schon selber. Die Frage wurde auch von Herrn Helmert 
eröffnet - so ganz nebenbei bemerkt.

WS schrieb:
> Nein, die mache Ich schon selber. Die Frage wurde auch von Herrn Helmert
> eröffnet - so ganz nebenbei bemerkt.

Den meinte ich auch,
... es ist schon seltsam das man zu dem Thema nur akademische Arbeiten 
(Diss, Dipl ö.ä.) findet. Die zudem mehr in Richtung 
Halbleiterfertigungtechnologie gehen statt Digitaltechnik mit 
programmierbarer Logic. Aber eine Frage zur konktreten Bauteilauswahl 
in ein allgemeines PLD-Forum stellt.

Ohne weitere Erläuterungen würde ich hier auf "Falsches Forum" tippen - 
"Charge-Recovery" hört sich m.E. mehr nach Analogdesign oder 
Mixed-Signal an. Oder nach Sense-Amplifier wie in den FPGA-Vorgängern 
PAL: 
http://www.cad.t.u-tokyo.ac.jp/~hiroaki/papers/yoshida_aspdac2002_1.pdf

Oder auch gerne den deutschen Text:

https://de.wikipedia.org/wiki/Reversibles_Computing

Markus W. schrieb:
> Oder auch gerne den deutschen Text:
>
> https://de.wikipedia.org/wiki/Reversibles_Computing

Da ne ganze Diss zum Thema "Ein Verfahren zur Verbesserung der 
Energieeffizienz durch Ladungsrückgewinnung in Digitalen Schaltungen" 
auf Deutsch:
http://tuprints.ulb.tu-darmstadt.de/872/1/diss.pdf

>Naja, beim FPGA macht ds keinen Sinn, denn ds ist ja ein ASIC, also
>sprich die Hardware selbst ist fest und eben in konventioneller
>nicht-reversibler Logik aufgebaut.

Sehe ich genauso, das ist eine Frage der Schaltungstechnik, nicht der 
Implementierung durch PLD.

Jürgen S. schrieb:
> @C. A. Rotwang
> Sehr interessant! Habe es mir mal durchgesehen. Lustig finde Ich in die
> Zukunfstprognose mit der Annahme von nur 0,7V für die Corespannung.
> Zumindest für Siliziumprozesse ist das aufgrund (u.a. des Bandabstandes)
> schon mal nicht möglich. Auch die Ladungsträgerlebensdauer ist meines
> Erachtens ziemlich unrealistisch.
>
> Das hätte man anstreichen müssen. :D

Vorsicht! Richtig hinsehen: Das sind keine eigenen Annahmen, sondern ein 
Zitat der ITRS Roadmap. Und diese ist eine (mathematische) Extrapolation 
der Entwicklung der letzten Jahre. Sie sagt in dieser Tabelle auch 
nichts über die Technologie aus. Diese Chips müssen nicht auf Silizium 
basieren. (Und bereits heute finden wir viele Chips mit gemischten 
Halbleitern, besonders bei hohen Frequenzen. z.B. SiGe)

Das hat der Autor übrigens auch selbst angemerkt, also nichts zum 
anstreichen:

> Dies spiegelt sich auch in der International Technology Roadmap for
> Semiconductors (ITRS) wider [1]. Im Teil Process Integration, Devices,
> and Structures wird die Entwicklung der Prozessparameter für
> Höchstintegration für die kommenden 15 Jahre prognostiziert.
>
> Diese Werte sind noch einmal in den nachfolgenden Tab ellen detailliert
> aufgelistet. Einige dieser Werte sind mit einem Stern markiert. Dies
> bedeutet, dass nach heutigem Stand 1.1 Motivation 5 von Forschung und
> Technik noch nicht mit Sicherheit gesagt werden kann, wie die Werte
> erreicht werden können bzw. ob sie überhaupt erreichbar sind.

Er zitiert allerdings die Roadmap von 2003. Wir sehen, dass die Roadmap 
einige Dinge ziemlich genau 15 Jahre im Vorraus prognostiziert hat. 
Einige Werte sind nicht in der Form erreicht worden. Wir sind trotzdem 
noch ziemlich gut am Moorschen Gesetz dran, wenn man nicht nur in 
Verdopplung der Transistoren, sondern in Verdopplung der Funktionalität 
denkt.