Altera Timing Analyzer - worst case path finden

Danke soweit.
Ja soweit war ich auch schon gekommen. Sehe meinen negativen Slack und 
bei welchem Clock aber nicht wo im Design es zu schwierigkeiten kommt.

Und dann noch eine andere Frage:

Als Beispiel habe ich mein Disign welches mit 100MHz getaktet ist.
In diesem habe ich meinen Filter welcher mit 10MHz Werte bekommt.
Nun habe ich das Problem, dass ich in einem Tackt der 100MHz Clock eine 
Rechnung erledige, owohl ich ja 10 mal mehr zeit hätte.

Wie würde man das machen? Mir fällt nur ein mir einen 10MHz Tackt 
abzuleiten, was ich eher nicht machen möchte oder Addition und 
Multiplikation nicht im Prozess zu haben sondern als Logik. Im Prozess 
würde ich dann mit 10MHz enable die Werte übertnehmen. Würde ich dann 
auch gewarnt werden wenn es hier aufgrund der Latenz der Gatter zu 
schwierigkeiten kommen?

Ok. Frage 2 ist beantwortet. Jedenfalls werd ich das mal googeln.

Und Frage 2? Kann ich mir irgendwo Anzeigen lassen wo genau im Design 
das mit der Zeit nicht hinhaut? Ich weiß nur welche Clock es ist an der 
was hängt und nicht schnell genug ist.

Such mal im QuartusII Manual, da wird der
Analyzer sehr gut beschrieben.

Oder nach dem "TimeQuest Timing Analyzer Cookbook",
da werden die Grundprinzipien/Techniken erklärt.

Wenn du dann eine Analyse startest, dann siehst
du idR alle Einzelheiten wie z.B. kritische Pfade
(inkl. kompl. Name, und damit die Komponente).