signed fehlinterpretiert

W.S. Gast 12.09.2017 16:40 #5141061

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Ich habe gerade Folgendes festgestellt:

Wenn Ich einen 16 Bit Vector, also "15 downto 0" mit einem zu großen 
Wert initialisiere, erhalte ich umgeklappte Werte:

negative_maximum <= std_logic_vector (to_signed (-32769,16));

liefert einen Wert von 32767 positiv und damit funktioniert nichts.

Aus Bit-Sichtweise ist es richtig, was da passiert, aber sollte der 
Compiler nicht erkennen, dass die Initialisierung falsch ist? Es ist ja 
ein Überlauf?

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Duke Scarring Gast 12.09.2017 17:03 #5141075

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W.S. schrieb:
> sollte der Compiler nicht erkennen, dass die Initialisierung falsch ist?

Das macht der Simulator:

# Loading std.standard
# Loading std.textio(body)
# Loading ieee.std_logic_1164(body)
# Loading ieee.numeric_std(body)
# Loading work.test_negative_overflow(test)#1
# ** Warning: NUMERIC_STD.TO_SIGNED: vector truncated
#    Time: 0 ps  Iteration: 0  Instance: /test_negative_overflow


Duke

Angehängte Dateien:

test_negative_overflow.vhd (346 Bytes) | Codeansicht

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W.S. Gast 12.09.2017 18:59 #5141171

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Das ist schön! Was ist das für ein Compiler?

Ich verwende den ModelSIM Altera und der meldet "no Errors , no 
warnings"

- die files sind alle auf "check Synthesis" gesetzt
- "suppress warnings" ist sowohl für die IEEE als uch Synopsis AUS
- bei "report warnings" sind alle 5 check boxen aktiv

was kann man noch tun?

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Markus F. (mfro) 12.09.2017 19:43 #5141211

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W.S. schrieb:
> was kann man noch tun?

Das Design simulieren (run -all). Dabei kommt das Problem ans Licht.

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C. A. Rotwang Gast 13.09.2017 06:08 #5141545

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Markus F. schrieb:
> W.S. schrieb:
>> was kann man noch tun?
>
> Das Design simulieren (run -all). Dabei kommt das Problem ans Licht.

Genau, bei dem Problem handelt es sich aus VHDL/Modelsim-Sicht um ein 
Laufzeitfehler und kein Compilefehler.

Das '<=' ist eine Signalzuweisung, wird also erst zur Laufzeit 
"ausgeführt"; bei ":=" also Variablen, Constanten
erfolgt dagegen die Ausführung "sofort".

Es ist also keine "Initialisierung" wie der TO es nennt. Bei 
Initialisierungen wird ein ":=" verwendet.

Das Problem liegt wohl auch darin, das der TO von einem "Compiler" im 
Sinne von C-Compoiler spricht. Es aber ein Simulator/Interpreter oder 
ein Synthesetool ist das den VHDL-Code verarbeitet. besser könnte es 
also sein, hier nicht von "Compiler" zu sprechen.

> was kann man noch tun?
Den Code durch das Synthesetool jagen, das könnte eine Warning/Info in 
den Syntheseloogs  hinterlassen.

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Duke Scarring Gast 13.09.2017 11:29 #5141809

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C. A. Rotwang schrieb:
> Den Code durch das Synthesetool jagen, das könnte eine Warning/Info in
> den Syntheseloogs  hinterlassen.
Schön wärs, wenn da der Output brauchbar wäre. Leider wird man gerade 
bei Xilinx mit Warnungen nur so zugeschüttet. Die wirklich wichtgen 
Warnungen muß ich mir mit grep aus den log-Dateien ziehen.

> Das '<=' ist eine Signalzuweisung, wird also erst zur Laufzeit
> "ausgeführt"; bei ":=" also Variablen, Constanten
> erfolgt dagegen die Ausführung "sofort".
Ja, aber der Modelsimcompiler meckert trotzdem nicht.
Dafür warnt der Simulator (vsim und run -all) jetzt zweimal...

W.S. schrieb:
> was kann man noch tun?
Du könntest mal GHDL probieren. Da werden teilweise verständlichere 
Fehlermeldungen generiert.

Duke

Angehängte Dateien:

test_negative_overflow.vhd (390 Bytes) | Codeansicht

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Lothar M. (lkmiller) Moderator (Firma: Titel) 13.09.2017 13:07 #5141911

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Duke Scarring schrieb:
> Das macht der Simulator
Active HDL sagt dazu:

#  Simulation has been initialized
#  Selected Top-Level: test_negative_overflow (test)
# KERNEL: WARNING: NUMERIC_STD.TO_SIGNED: vector truncated
# KERNEL: Time: 0 ps,  Iteration: 0,  Instance: /test_negative_overflow,  Process: line__13.
# KERNEL: Simulation has finished. There are no more test vectors to simulate.

Diese Meldung kommt aus der numeric_std:

     -- Id: D.4
function TO_SIGNED(ARG: INTEGER; SIZE: NATURAL) return SIGNED is
  variable RESULT: SIGNED (SIZE-1 downto 0) ;
  variable b_val : STD_LOGIC:= '0' ;
  variable i_val : INTEGER:= ARG ;
  if (SIZE < 1) then return NAS; end if;
  if (ARG<0) then
    b_val := '1' ;
    i_val := -(ARG+1) ;
    end if ;
  for i in 0 to RESULT'left loop
    if (i_val MOD 2) = 0 then
      RESULT(i) := b_val;
    else 
      RESULT(i) := not b_val ;
      end if;
    i_val := i_val/2 ;
    end loop;
  if ((i_val/=0) or (b_val/=RESULT(RESULT'left))) then
    assert NO_WARNING 
    report "numeric_std.TO_SIGNED : vector truncated"  --<<<-----
    severity WARNING ;
    end if;
  return RESULT;
  end TO_SIGNED;


C. A. Rotwang schrieb:
> Es ist also keine "Initialisierung" wie der TO es nennt. Bei
> Initialisierungen wird ein ":=" verwendet.
Und blöderweise stört sich nicht jeder Compiler an der fehlerhaften 
Initialisierung, und gibt auch die Warnung aus der numeric_std nicht 
aus...

Duke Scarring schrieb:
> Dafür warnt der Simulator (vsim und run -all) jetzt zweimal...
Der Compiler vom Active-HDL stört sich auch nicht an der 
Initialisierung (0 Errors, 0 Warnings). Aber der Simulator warnt 
zweimal, einmal bei der Elaboration (wg. Initialisierung) und einmal zur 
Runtime (wg Zuweisung). Man muss aber auch dort schon sehr genau 
hinschauen:

# ELBREAD: Elaboration process.
# ELBREAD: Elaboration time 0.0 [s].
# KERNEL: Main thread initiated.
# KERNEL: Kernel process initialization phase.
# KERNEL: Time resolution set to 1ps.
# ELAB2: Elaboration final pass...
# ELAB2: Create instances ...
# KERNEL: WARNING: NUMERIC_STD.TO_SIGNED: vector truncated
# KERNEL: Time: 0 ps,  Iteration: 0,  TOP instance.
# ELAB2: Create instances complete.
# SLP: Started
# SLP: Elaboration phase ...
# SLP: Elaboration phase ... skipped, nothing to simulate in SLP mode : 0.0 [s]
# SLP: Finished : 0.0 [s]
# ELAB2: Elaboration final pass complete - time: 0.0 [s].
# KERNEL: Warning: You are using the Active-HDL Lattice Edition. The performance of simulation is running at a reduced rate.
# KERNEL: Warning: Contact Aldec for available upgrade options - sales@aldec.com.
# KERNEL: Kernel process initialization done.
# Allocation: Simulator allocated 5948 kB (elbread=1023 elab2=4775 kernel=149 sdf=0)
# KERNEL: ASDB file was created in location C:\Projekte\FPGA\Lattice\ConversionOverflow\neg_overflow\src\wave.asdb
#  12:50, Mittwoch, 13. September 2017
#  Simulation has been initialized
#  Selected Top-Level: test_negative_overflow (test)
# Waveform file 'untitled.awc' connected to 'C:/Projekte/FPGA/Lattice/ConversionOverflow/neg_overflow/src/wave.asdb'.
run 100 ns
# KERNEL: WARNING: NUMERIC_STD.TO_SIGNED: vector truncated
# KERNEL: Time: 0 ps,  Iteration: 0,  Instance: /test_negative_overflow,  Process: line__13.
# KERNEL: stopped at time: 100 ns
# KERNEL: Simulation has finished. There are no more test vectors to simulate.

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W.S. Gast 13.09.2017 15:25 #5142040

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Duke Scarring schrieb:
> W.S. schrieb:
>> was kann man noch tun?
> Du könntest mal GHDL probieren. Da werden teilweise verständlichere
Das wäre eine Möglichkeit, ja.

Wobei: Bisher hatte Ich eigentlich schon Vertrauen in den ModelSIM.

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signed fehlinterpretiert

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