Quartus Verilog Warnung

[Martin O. (ossi-2)]

Der Verilog Code:

reg [ 8-1:0] cntr1 ;
always @(posedge clk_1) begin
  cntr1 <=  cntr1 + 1 ;
  end

ergibt unter Quartus die Warnung:

Warning (10230): Verilog HDL assignment warning ....:
truncated value with size 32 to match size of target (8)

In XILINX-VIVADO und IcarusVerilog bekomme ich diese Warnung nicht.
Schreibe ich

cntr1 <=  cntr1 + 1'b1 ;

Verschwindet die Warnung. Anscheinend geht Quartus davon aus, dass
"1" ein 32-Bit Wert ist. Warum ?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Martin O. schrieb:
> Anscheinend geht Quartus davon aus, dass
> "1" ein 32-Bit Wert ist. Warum ?
Konterfrage: welche Wortbreite hat in Verilog ein normaler, nicht 
eingeschränkter Integer, wie es das Literal 1 einer ist?

[Martin O. (ossi-2)]

Anscheinend gilt:
..... Sized or unsized numbers (Unsized size is 32 bits) .....
Frage die bleibt: Warum in Quartus ne Warnung, und in VIVADO resp 
IcarusVerilog nicht ?