Forum: FPGA, VHDL & Co. Quartus Verilog Warnung


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von Martin O. (ossi-2)


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Der Verilog Code:
1
reg [ 8-1:0] cntr1 ;
2
always @(posedge clk_1) begin
3
  cntr1 <=  cntr1 + 1 ;
4
  end
ergibt unter Quartus die Warnung:
1
Warning (10230): Verilog HDL assignment warning ....:
2
truncated value with size 32 to match size of target (8)
In XILINX-VIVADO und IcarusVerilog bekomme ich diese Warnung nicht.
Schreibe ich
1
cntr1 <=  cntr1 + 1'b1 ;
Verschwindet die Warnung. Anscheinend geht Quartus davon aus, dass
"1" ein 32-Bit Wert ist. Warum ?

von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Martin O. schrieb:
> Anscheinend geht Quartus davon aus, dass
> "1" ein 32-Bit Wert ist. Warum ?
Konterfrage: welche Wortbreite hat in Verilog ein normaler, nicht 
eingeschränkter Integer, wie es das Literal 1 einer ist?

von Martin O. (ossi-2)


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Anscheinend gilt:
..... Sized or unsized numbers (Unsized size is 32 bits) .....
Frage die bleibt: Warum in Quartus ne Warnung, und in VIVADO resp 
IcarusVerilog nicht ?

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