PCIe Cyclone IV/V IO Standard/elektrische Verdrahtung

[M. Н. (Gast)]

Hallo,

ich möchte an einen Cyclone IV an einen PCIe Slot eines Rechners hängen.
Meine Frage bezieht sich nur auf die elektrische Verbindung.

Ich habe nachgelesen 
(https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-iv/cyiv-52001.pdf), 
dass PCIe mit dem IO Standard

PCML 1,5V/1,4V funktioniert.

In sämtlichen Schaltplänen, die ich für den Cyclone IV/V finden konnte, 
werden die RX Leitungen direkt an den FPGA angeschlossen und die TX 
Leitungen mit einem DC-Block Kondensator.

Hier kommt nun meine eigentliche Frage:

Im Datenblatt des Cyclone steht, dass die Transceiver für PCIe keine 
On-chip Terminierung haben sollen. Ist auch in den QSFs, die ich im 
Internet gefunden habe nicht der Fall. Wie wird jedoch dann der 
Transmitter (TX) "gebiast".
PCML benötigt doch einen Abschluss zu einer positiven Spannung. In den 
Referenzdesigns, die ich gefunden habe, geht jedoch der PCIe Ausgang 
direkt auf einen Kondensator.

Die RX Pins verwirren mich ebenso, da diese weder auf dem Board, noch im 
FPGA, terminiert werden. Auch die REFCLK nicht.

Kann mir jemand erklären, was ich da übersehe?

Als Referenz für den Schaltplan/QSF verwende ich folgendes Board:

https://www.altera.com/products/boards_and_kits/dev-kits/altera/kit-cyclone-v-gt.html

Da kann man unten eine ZIP herunterladen mit Projekten und Schaltplan.

EDIT:
Das hier steht im User Manual des Boards:

The PCIE_REFCLK_P/N signal is a 100 MHz differential input that is driven from the PC motherboard on to this board through the edge connector. This signal connects directly to a Cyclone V GT REFCLK input pin pair using DC coupling. This clock is terminated on the motherboard and therefore, no on-board termination is required. This clock can have spread-spectrum properties that change its period between 9.847 ps to 10.203 ps. The I/O standard is High-Speed Current Steering Logic (HCSL).

Damit klärt sich das für die REFCLK. Ist das bei den RX Datenpaaren auch 
so?

Das Problem mit dem Transmitter biasing besteht für mich jedoch weiter.

Vielen Dank

[Tim (Gast)]

Den Transmitter muss man eigentlich nicht biasen. Wieso auch? Bei 
AC-coupled Links ist das eigentlich nur für Empfänger ein Thema.

Bei GT Pins sollte man auch von der Betrachtung Daten und Refclk klar 
trennen. Die können sich stark unterscheiden.

Ist dies der Grund für dein OCT-Verbot? S.14
"Disable OCT to use external termination if the link requires a 85 Ohm 
termination, such as when you are interfacing with certain PCIe Gen1 or 
Gen2 capable devices."

Scheinbar nehmen die Altera Evalboards trotzdem die 
On-Chip-Terminierung. Das wird auch so bei Xilinx gemacht. Ich weiß 
nicht welches krude PCIe-System hier eine Sonderterminierung benötigt, 
dann muss wirklich OCT abgeschaltet werden mit der Folge des externen 
Bias und externer Terminierung. Scheint jedoch die Ausnahme?

[M. Н. (Gast)]

Tim schrieb:
> Scheinbar nehmen die Altera Evalboards trotzdem die
> On-Chip-Terminierung. Das wird auch so bei Xilinx gemacht. Ich weiß
> nicht welches krude PCIe-System hier eine Sonderterminierung benötigt,
> dann muss wirklich OCT abgeschaltet werden mit der Folge des externen
> Bias und externer Terminierung. Scheint jedoch die Ausnahme?

Naja. Die Beispiele schalten alle die Terminierung aus. Und im Reference 
Manual zu den Transceivern steht, dass sie in solch einem Fall extern 
gebiast werden müssen. Das werden sie aber auf keiner Hardware.

So richtig leuchtet mir das noch nicht ein :/

Tim schrieb:
> Bei
> AC-coupled Links ist das eigentlich nur für Empfänger ein Thema.

CML ist ja eigentlich eine Open Collector Schaltung. Die braucht  einen 
Widerstand. und wenn man das Ganze AC-coupled macht, dann muss beim 
Sender ein Widerstand sein.

[Tim (Gast)]

Current Mode Logic ist jetzt nicht zwangsweise open collector. Die 
Widerstände sind schon integriert.
Bei PECL da gibt es Widerstände manchmal draußen, um den Strom 
einzustellen.

[M. Н. (Gast)]

Tim schrieb:
> Current Mode Logic ist jetzt nicht zwangsweise open collector. Die
> Widerstände sind schon integriert.

Das Manual sagt aber, dass man die Widerstände extern anschließen muss, 
wenn man nicht die interne Terminierung verwendet. Dies ist jedoch bei 
PCIe nicht der Fall. Deshalb verwirrt mich das Ganze so.

>The Cyclone IV GX transmitter output buffers are current-mode drivers. The 
>resulting VOD voltage is therefore a function of the transmitter termination 
>value. For lists of supported VOD settings, refer to the Cyclone IV Device Data 
>Sheet.

[M. Н. (Gast)]

Ich möchte nochmals nachfragen.

Kennt sich niemand mit den Transceivern der Cyclone Familien aus.

Ich will wissen, warum PCIe keine terminierung verbaut hat und auch die 
interne Terminierung abgeschaltet ist, obwohl das datenblatt eindeutig 
schreibt, dass die Transceiver gebiast werden MÜSSEN.


Vielen Dank

[Mike (Gast)]

Hallo

Ich verwende den Cyclon 5
Ich habe bei der RX,TX und CLK Serienkondensatoren 100nF(0402) auf allen 
sechs(2x3) Leitungen eingebaut.
Ich habe keine Terminierungswiderstände eingebaut. Die sind im FPGA 
einschaltbar. z.B. 100R(default).
PCIe funktioniert bei mir auch.

mfg
Mike