Verlog --- VHDL mischen

[Thomas W. (diddl)]

Die Xilinx ISE arbeitet mit Verilog und genauso mit VHDL.

Kann man das auch mischen?
Und wenn ja, - ist das empfehlenswert oder sollte man die Finger davon 
lassen?



Ich habe ein Grundgerüst in Verilog.
Und Code in VHDL.

Das sollte, wenn möglich, irgendwie miteinander.

[Bürovorsteher (Gast)]

> Kann man das auch mischen?

Ja, man kann. Problemlos übrigens, schon oft getan.

> Und wenn ja, - ist das empfehlenswert oder sollte man die Finger davon
> lassen?

Absolut empfehlenswert, da man fremde/geborgte/geklaute Strukturen ohne 
langwierige Umarbeitung in eine einheitliche Sprache benutzen kann.

[Duke Scarring (Gast)]

Thomas W. schrieb:
> Kann man das auch mischen?
Ja. Die Einschränungen stehen im XST User Guide.
Oft scheitert es dann an einer vernünftigen Simulation, weil kein 
Mixed-Language-Simulator zur Verfügung steht, oder die pasende Lizenz zu 
teuer ist.

Duke

[Vancouver (Gast)]

Thomas W. schrieb:
> Kann man das auch mischen?

Ja. Zumindest bei Xilinx geht das erfreulich problemlos, ebenso mit 
Synopsys.

> Und wenn ja, - ist das empfehlenswert oder sollte man die Finger davon
> lassen?

Sortenreinheit fördert natürlich die Übersichtlichkeit. Aber aus 
technischer Sicht spricht nichts dagegen, abgesehen davon, dass man eben 
einen passenden Simulator braucht, wie oben schon erwähnt. Ab der 
Netzliste verschwinden die Unterschiede ohnehin.

[Martin S. (strubi)]

Es gibt sonst auch immer noch die Möglichkeit, sich die Netzliste post 
PnR in seinem Lieblingsformat für den Simulator auszugeben (kann nur 
brutal langsam werden).
Manchmal klappt es auch mit der Konversion per "icarus -tovhdl" nicht 
schlecht.