ISE: "Synthesis Report Data Path Delay" -> betreffendes Modul ausfindig machen?

Axel K. (axel) 20.11.2017 12:42 #5216266

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Hallo allerseits,

ich bin dabei mein Design zu optimieren bzgl. Taktfrequenz.

Jetzt gibt es zwar in "Design Summary/Reports" den "Synthesis Report", 
wo die Pfade mit dem höchstem Delay aufgeführt sind.... Aber wie kann 
ich daraus schließen, welches von meinen dutzenden Modulen (mit 
teilweise identischen Varibalennamen) ich optimieren muss z.B.um genau 
einen bestimmt Delay zur verringern? Wenn der entsprechende Pfad bspw. 
in der "RTL" Ansicht markiert werden würde, wäre das für mich schon die 
Lösung... :/

Bsp:

======================================================================== 
=
Timing constraint: Default period analysis for Clock 
'I_2/I_21/I_3/CLK200_INT'
  Clock period: 8.496ns (frequency: 117.696MHz)
  Total number of paths / destination ports: 284 / 26
------------------------------------------------------------------------ 
-
Delay:               8.496ns (Levels of Logic = 7)
  Source:            I_2/I_21/I_3/I_1/Q_INT2_3_3 (FF)
  Destination:       I_2/I_21/I_3/I_1/DOUT (FF)
  Source Clock:      I_2/I_21/I_3/CLK200_INT rising
  Destination Clock: I_2/I_21/I_3/CLK200_INT rising

  Data Path: I_2/I_21/I_3/I_1/Q_INT2_3_3 to I_2/I_21/I_3/I_1/DOUT
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDCE:C->Q            40   0.626   1.673 
I_2/I_21/I_3/I_1/Q_INT2_3_3 (I_2/I_21/I_3/I_1/Q_INT2_3_3)
     LUT3:I2->O            1   0.479   0.740 
I_2/I_21/I_3/I_1/DOUT_mux000111335 (I_2/I_21/I_3/I_1/DOUT_mux000111335)
     LUT4:I2->O            1   0.479   0.000 
I_2/I_21/I_3/I_1/DOUT_mux000111438_G (N304)
     MUXF5:I1->O           1   0.314   0.851 
I_2/I_21/I_3/I_1/DOUT_mux000111438 (I_2/I_21/I_3/I_1/DOUT_mux000111438)
     LUT3:I1->O            1   0.479   0.000 
I_2/I_21/I_3/I_1/DOUT_mux000111936_G (N308)
     MUXF5:I1->O           1   0.314   0.704 
I_2/I_21/I_3/I_1/DOUT_mux000111936 (I_2/I_21/I_3/I_1/DOUT_mux000111936)
     LUT4:I3->O            1   0.479   0.704 
I_2/I_21/I_3/I_1/DOUT_mux000112600 (I_2/I_21/I_3/I_1/DOUT_mux000112600)
     LUT4:I3->O            1   0.479   0.000 
I_2/I_21/I_3/I_1/DOUT_mux000113686 (I_2/I_21/I_3/I_1/DOUT_mux0001)
     FDCE:D                    0.176          I_2/I_21/I_3/I_1/DOUT
    ----------------------------------------
    Total                      8.496ns (3.825ns logic, 4.671ns route)
                                       (45.0% logic, 55.0% route)


Vielen Dank im Voraus!
Gruss Axel

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Duke Scarring Gast 20.11.2017 13:20 #5216314

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Axel K. schrieb:
> Aber wie kann
> ich daraus schließen, welches von meinen dutzenden Modulen (mit
> teilweise identischen Varibalennamen
Dafür gibt es die Instanznamen.

> Source:            I_2/I_21/I_3/I_1/Q_INT2_3_3 (FF)
>   Destination:       I_2/I_21/I_3/I_1/DOUT (FF)
>   Source Clock:      I_2/I_21/I_3/CLK200_INT rising
>   Destination Clock: I_2/I_21/I_3/CLK200_INT rising

Wobei ich mir aussagekräftigere Namen als z.B. I_2, I_21 oder I_3 
vorstellen kann:

=========================================================================
Timing constraint: Default period analysis for Clock 'CLK'
  Clock period: 8.289ns (frequency: 120.643MHz)
  Total number of paths / destination ports: 1056260 / 25038
-------------------------------------------------------------------------
Delay:               8.289ns (Levels of Logic = 7)
  Source:            design_i0/udp_i0/fast_fifo_inst/writecount_2 (FF)
  Destination:       design_i0/dataproc_i0/r_data_31 (FF)
  Source Clock:      CLK rising
  Destination Clock: CLK rising


Die Zeiten sind übrigens die ersten Abschätzungen der Synthese. Dort ist 
noch nichts über die Plazierung und das Routing bekannt. Abweichungen 
zwischen 50% und 200% sind da noch drin.

Relevant ist am Ende der Timing Score, der sollte 0 sein. Wenn nicht 
schaut man nach, welche Pfade der Timing Analyzer bemängelt. Immerhin 
sind die Ausgabe recht ähnlich aufgebaut.

Duke

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