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unprogrammierter FPGA mehr Strom
Gast
#5244261
Liebe Kollegen! Kann mir jemand von Euch erklären warum ein unprogrammierter (gerade an den Strom gesteckt, kein Flash) FPGA viel mehr Strom zieht als einer der ein Design drinnen hat? Würde das bedeuten, dass ich weniger Strom benötige wenn ich einen kleineren FPGA verwenden in den mein Design gerade so reinpasst!? DANKE Markus Ich vermute eher, dass ein FPGA ohne geladenens Design zu einer Treiberkollision auf Deinem Board führt. Andernfalls solltest Du mal den genauen Typ des FPGAs angeben. Markus schrieb: > Kann mir jemand von Euch erklären warum ein unprogrammierter (gerade an > den Strom gesteckt, kein Flash) FPGA viel mehr Strom zieht als einer der > ein Design drinnen hat? Wenn die Pins alle auf hochohmigen Eingang konfiguriert und unbeschaltet sind, dann floaten deren Pegel beliebig herum und quer durch den Eingangtrtreiber fließt ein recht hoher Strom. Davon kann das FPGA schon recht heiß werden... U.G. L. schrieb: > Andernfalls solltest Du mal den genauen Typ des FPGAs angeben. Und dessen Beschaltung.
Gast
#5244398
Wenn die Eingänge nicht beschaltet sind, könnte das der Grund sein, allerdings sind die meistenst beschaltet. Wahrscheinlich ist der Baustein nicht komplett gegrounded und benötigt eine Programmierung, was allerdings nicht gut gelöst wäre. Alle FPGA-Pins sollten beschaltet werden oder man nutzt die PowerON TRistate Funktion. Hat der TE wahrscheinlich aber auch nicht gemacht. Zudem kann es sein, dass der FPGA versucht, sich zu laden und dauerhaft im Konfig-Modus ist. Solange uns Markus aber weder die Schaltung noch sonstwas sagt, ist das Fischen im Trüben. Es wäre insgesamt wünschenswert, wenn die Möchte-Gern-FPGA-Entwickler mal lernen, dass eine solche Digitalschaltung kein Microprozessor ist sondern eine High-Speed-Analogschaltung, die mindestens soviel Setup und Controlling braucht, wie ein Formel 1 Motor. Den kann Ich auch nicht anschalten und mich wundern, dass er ohne perfekte Programmierung, Verschraubung, Ladedruck und Anschlussbeschaltung allerlei komische Effekte macht. Wenn aber die Zahl der Softwarefritzen, die sich auf die FPGAs stürzen, weiter steigt, werden wir künftig immer mehr mit solchen Fragen beschäftigt sein. Markus schrieb: > Würde das bedeuten, dass ich weniger Strom benötige wenn ich einen > kleineren FPGA verwenden in den mein Design gerade so reinpasst!? Im Prinzip ja, denn damit könntest du den statischen Stromverbrauch des Chips senken, denn ein kleinerer Chip hat weniger LUT und Fliopflops und sonstwas und damit weniger Leckströme. Diese sind allerdings sicher nicht der Grund für deine Beobachtungen. Weltbester FPGA-Pongo schrieb im Beitrag #5244398: > Solange uns Markus aber weder die Schaltung noch sonstwas sagt Und vor allem: nicht mal den tatsächlichen Strom bzw. die Leistung, um die wir hier diskutieren.
Gast
#5244409
Ja, da habt ihr recht. Xilinx (Digilent) Basys III Board mit einem Artix 7 FPGA Markus schrieb: > Xilinx (Digilent) Basys III Board Wenn du das unkonfiguriert vor dir liegen hast, könnten alle Bausteine wärmer werden als üblich, denn dann floaten ja auch deren Steuerleitungen beliebig herum... Meine Empfehlung: schnellstmöglich ein Design drauf, das 1. die FPGA-Pins auf einen definierten Pegel zieht und 2. die angeschlossenen Bausteine deselektiert.
Gast
#5244928
Ich kenne den genauen Pinzustand vor vollendeter Konfiguration nicht, nur, dass er TriState-Hi ist (ob Pullups verwendet werden müsste im Datasheet nachgeschaut werden!!). Bei Altera z.B. sind vor der Konfig die Pullups aktiv. Was mir aber Sorgen machen würde ist die Tatsache, dass dein Board keine Konfiguration beim Einschallten lädt. Ist dein Config-Flash leer? Schau auf jeden Fall auf der Herstellerseite nach einer Default-Config nach und installier die. Bei Xilinx kann man über den PUDC Pin festlegen, ob bis zum fertigen Booten alle I/Os floaten sollen oder per schwachem Pull-Up belegt sein sollen.
Gast
#5247352
Ich habe den FPGA absichtlich nicht vom Flash programmieren lassen. ;)
Gast
#5247353
DANKE für Eure Hilfe!!! Das mit dem PUDC Pin werde ich nachlesen, das klingt interessant.
Gast
#5248329
Markus schrieb: > Das mit dem PUDC Pin werde ich nachlesen, das klingt interessant. Das hatte Ich letzter Woche schon geschrieben: Weltbester FPGA-Pongo schrieb im Beitrag #5244398: > Alle FPGA-Pins sollten beschaltet > werden oder man nutzt die PowerON TRistate Funktion. Hat der TE > wahrscheinlich aber auch nicht gemacht. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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