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Forum: Platinen Design Rules Bedeutung


Autor: pittPatt (Gast)
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Hallo liebes Forum,
ich bin noch totaler Anfänger, also bitte nicht schlagen für so viel 
Unwissenheit, und brauche Hilfe bei der Übersetzung der Design Rules.
Ich wollte das erste Mal eine Platine bestellen, ich habe mich dann für 
DirtyPCBs entschieden, aber die Design Rules verstehe ich nicht, weil 
wörtliche Übersetzung in diesem Fall wohl nicht viel hilft:

ITEM   CAPABILITY
Material   FR-4 0.6mm-2.0mm 1oz copper ('standard' PCB material is 1.6mm 
thick, but we default to 1.2mm)
Layer number   4L
Maximum size   600*600mm (60*60cm)
Shape   Almost anything! We'll send it and see if they accept it!
Min internal slot   32mil (0.8mm)
Min core thickness   4mil 0.08mm
Min core thickness   16-96mil(inner) 16-118mil(out)
Min w/s   6/6mil(I/L) (increased from 5/5 due to poor yield)
Min w/s   6/6mil(O/L) (increased from 5/5 due to poor yield)
Min silkscreen line   0.15mm
Min BGA size   Oblong:10*13.5mil/circle:12mil
Min SMD width   8mil
Min solder dam   3mil(green)/3.5mil(black)
Min dielectric thickness   2.5mil
Min diameter of finished hole   12mil
Tolerance of drill position   +/- 2mil
Tolerance of finished hole size   PTH +/- 3mil
Tolerance of finished hole size   NPTH: +/- 2mil
PTH hole copper thickness   0.6~1.4mil
Max A.R of PTH   8:1
Surface copper thickness   1oz
Routing dimension tolerance   (Z0) Impedance control 4mil
V-cut/V-groove   80mm (8cm) minimum, 380mm maximum. Optional, extra 
charge
(Z0) Impedance control   +/- 15%
Ionic contamination   < 6.4ugNaCl/inch2
Surface treating   HASL (hot air surface leveling, not PB free unless 
special request)/AuSn/AgCN/Electrogilding/Ni/OSP*/G.F

Der Google-Übersetzer hilft mir mit Übersetzungen wie "Minimale 
Kernstärke" auch nicht weiter, aber ich denke mal, dass sich das auf die 
minimale Leiterbahnbreite bezieht.

Schon mal im Voraus vielen Dank für die hoffentlich kommende Hilfe,
pittPatt

Autor: Test (Gast)
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pittPatt schrieb:
> ITEM   CAPABILITY
> Material   FR-4 0.6mm-2.0mm 1oz copper ('standard' PCB material is 1.6mm
> thick, but we default to 1.2mm)

Platinenmaterial ist normalerweise 1,6mm dick (das ist der 
Standard-Prozess bei den meisten Herstellern)

> Layer number   4L

Maximal 4 Kupferlagen

> Maximum size   600*600mm (60*60cm)
> Shape   Almost anything! We'll send it and see if they accept it!

> Min internal slot   32mil (0.8mm)

Wenn du Ausfräsungen in der Platinenfläche drin hast (z.B. ein 
durchkontaktiertes Langloch), so muss dieser Schlitz mindestens 0,8mm 
breit sein.

> Min core thickness   4mil 0.08mm
> Min core thickness   16-96mil(inner) 16-118mil(out)

Dicke der FR4-Innenlage bzw. Außenlagen (Top / Bottom). Eine Platine 
wird aus Cores und Prepregs aufgebau. Google mal danach.

> Min w/s   6/6mil(I/L) (increased from 5/5 due to poor yield)

Minimale Strukturbreite Innenlage (Inner Layer = I/L)

> Min w/s   6/6mil(O/L) (increased from 5/5 due to poor yield)

Minimale Strukturbreite Außenlage (Outer Layer = O/L)

> Min silkscreen line   0.15mm

Minimale Breite des Bestückdruckes

> Min BGA size   Oblong:10*13.5mil/circle:12mil

Keine Ahnung / vermutlich geht es darum ob noch Lötstopplack zwischen 2 
BGA-Pads stehen bleibt. Ansonsten wären die nicht mehr ohne Kurzschluss 
lötbar.

> Min SMD width   8mil

Minimale Kupferpadbreite / Länge. Evtl. ist damit auch die Mindestbreite 
für eine Leiterbahn gemeint (das wäre fatal).

> Min solder dam   3mil(green)/3.5mil(black)

Minimale Breite Lötstoplack-Steg, damit er gerade noch stehen bleibt.

> Min dielectric thickness   2.5mil

> Min diameter of finished hole   12mil

Kleinstes durchkontaktiertes Loch (PTH), Endmaß

> Tolerance of drill position   +/- 2mil

Genauigkeit der Positionierung der Bohrung

> Tolerance of finished hole size   PTH +/- 3mil

Toleranz Durchmesser durchkontaktiertes Loch (PTH = plated through hole)

> Tolerance of finished hole size   NPTH: +/- 2mil

Toleranz Durchmesser nicht-durchkontaktiertes Loch (NPTH = non plated 
through hole)

> PTH hole copper thickness   0.6~1.4mil

So dick ist das Kupfer in der Durchkontaktierung selbst. Wenn du willst 
ist das die Wandstärke der Via-Hülse (ist natürlich keine).

> Max A.R of PTH   8:1

A.R = Aspect Ratio für durchkontaktierte Bohrungen (Min. Verhältnis Höhe 
zu Durchmesser). Das Loch muss größer gleich 1/8 der Platinendicke 
haben. (Aunahme Burried-/Microvias wenn verfügbar)

> Surface copper thickness   1oz

Dicke der Kupferlage. 1oz=35um Kupferdicke

> Routing dimension tolerance   (Z0) Impedance control 4mil

Das ist bei Impedanzkontrollierten Leiterbahnen die Breitentoleranz die 
der Hersteller braucht um innerhalb der +/-15% Impedanz zu bleiben.

> V-cut/V-groove   80mm (8cm) minimum, 380mm maximum. Optional, extra
> charge

Das nennt man Ritzen und ist ein Verfahren zum Trennen von Platinen. 
Normalerweise tut man mehrere (gleiche) Platinen auf eine Große (sog. 
Nutzen). Damit man den einfach trennen kann, kann der Hersteller die 
Platine ritzen. Nach der Bestückung (nur einer riesigen Platine) kann 
man die einzelnen Platinen einfach herausbrechen / abbrechen. Für Profis 
gibt es dann spezielle Brech-Werkzeuge. Die Assis brechen es von Hand 
raus. Google nach Nutzen oder Nutzenerstellung


> (Z0) Impedance control   +/- 15%

Toleranz für impedanzkontrollierte Leiterbahnen (z.B. 50Ohm für HF, 
90Ohm für USB, ...)

> Ionic contamination   < 6.4ugNaCl/inch2

Das soll wohl ein Umweltaspekt sein. Sagt wieviel Säure pro Fläche 
Platine verwendet wird / entsorgt werden muss.

> Surface treating   HASL (hot air surface leveling, not PB free unless
> special request)/AuSn/AgCN/Electrogilding/Ni/OSP*/G.F

Das ist klar oder?

HASL = Heißluft verzinnt (nicht lange lagerbar, superbillig)
PB free = bleifrei (muss ja jetzt alles kommerziell gefertigte sein)
AuSn = Gold+Kupferoberfläche eine komplizierte Oberfläche die man z.B. 
fürs Bonden braucht
AuCN = chemisch Gold
Ni = Hartvergoldung (Nickel unter Gold)
OSP = Schutzlack der wegschmilzt über blankes Kupfer

Darüber sollte sich aber was in Google finden...

Autor: pittPatt (Gast)
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Danke Test für deine schnelle Antwort, das war ziemlich genau das was 
ich haben wollte, so ausfürlich hätte es gar nicht sein müssen, danke.
Was genau meinst du mit "Strukturbreite"?

pittPatt

Autor: Falk Brunner (falk)
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@pittPatt (Gast)

>Was genau meinst du mit "Strukturbreite"?

Die minimale Breite einer Kupferbahn bzw. der minimale Abstand zwischen 
2 Kupferbahnen.

Autor: pittPatt (Gast)
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Danke für deine Hilfe Falk Brunner, muss ich jetzt noch wie es in 
anderen Foren üblich ist, irgendein Präfix wie [Solved] oder ähnliches 
vor den Titel setzten um zu zeigen, dass das Problem gelöst ist?

pittPatt

Autor: Falk Brunner (falk)
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Nein, das geht schon seinen Gang.

Autor: U. M. (oeletronika)
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Hallo,
> pittPatt schrieb:
> Danke Test für deine schnelle Antwort, das war ziemlich genau das was
> ich haben wollte, so ausfürlich hätte es gar nicht sein müssen, danke.
> Was genau meinst du mit "Strukturbreite"?

Dazu noch ein paar Bemerkungen:

Schau nicht nur nach den Minimalwerten, die machbar sind, sondern evtl. 
auch nach den Werten, die für preiswerte Standardtechnologie angegeben 
werden.
Das spart Geld, denn für Anforderungen, die über die übliche 
Standardtechn. hinaus gehen, wird er sich auch extra bezahlen lassen.


Gerade für Anfängerlayouts solltest du in deinem Entwurfsystem die Rules 
auf eher moderate Werte einstellen.
Das sind z.B. mind. ca. 0,2mm...0,25mm für Leiterbahnbreite und Abstand 
ein guter Wert.

Minimale Durchmesser für Vias und DK von 0,4mm und Durchmesser Restringe 
= Lochdurchmesser +0,3mm sind auch gute Werte, die von jedem 
LPL-Hersteller mit Standardtechnologie akzeptiert werden sollten.

Impedanzkontrolle wirst du sicher nicht brauchen, solange du keine 
Hochfrequenzschaltungen entwirfst (f < 100 Mhz).

Bei Fräsungen werden von LPL-Herstellern am liebsten Werkzeuge mit 
größerem Durchmesser eingesetzt (z.B. 2mm).
Dementsprechdend sollte man Frässpalte mind. 2mm Breite und Innenradien 
mit mind. 1mm gestalten.

Die Standarddicke der Cu-Leiterbahnen ist üblicherweise 35um.
Die Gesamtdicke von LPL ist oft 1,5...1,6mm

Im Gegensatz zum Kollegen Test bin ich der Meinung, dass HAL 
(Heißluftverzinnung) gar nicht so schlecht ist. Solche LPL lassen sich 
auch nach Jahren noch ganz gut löten.
Chemisch Zinn ist dagegen deutlich schlechter zu löten und macht nach 
Lagerung noch eher Probleme.

Auch mit Goldbeschichtungen haben ich schon schlechte Erfahrungen 
gemacht, was die Lötbarkeit angeht. Gold braucht man aber auch nur für 
spezielle Zwecke und diese Beschichtung hat auch eine andere Technologie 
bei der Vorbereitung zur Folge. Bei HAL kann die Oberfläche  gebürstet 
werden, bei chem. Beschichtungen wäre dafür die Oberfläche nicht gleatt 
genug. Da wird die Oberfläche auch chemisch vorbehandelt.
Gruß Öletronika

Autor: Falk Brunner (falk)
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@ U. M. (oeletronika)

>Schau nicht nur nach den Minimalwerten, die machbar sind, sondern evtl.
>auch nach den Werten, die für preiswerte Standardtechnologie angegeben
>werden.
>Das spart Geld, denn für Anforderungen, die über die übliche
>Standardtechn. hinaus gehen, wird er sich auch extra bezahlen lassen.

"So einfach und grob wie möglich, so komplex und fein wie nötig".

Das sollte man auch als Bastler immer beherrzigen und nicht seine 
LED-Blinkerschaltung mit Micovias und 0,1mm Strukturbreite "layouten".

Selbst bei meinem professionellen Platinen geh ich immer mit dem Ansatz 
ran, das so grobschlächtig wie nur sinnvoll möglich zu machen. Da stell 
ich am Ende meist die Mindestabstände schrittweise hoch und schau, 
wieviele DRC-Fehler angezeigt werden. Wenn es nur wenige sind die man 
leicht beheben kann, dann tu ich das. Erst wenn es unrealistisch viele 
sind, ist Schluß mit der Optimierung.

Nur bei Einzelplatinen für irgendwelche Versuche gönn ich mir bisweilen 
den Luxus, einfach an die Grenzen der Standardprozesse ranzugehen, auch 
wenn es nicht zwingend nötig ist, 0,15mm Minimalbreite/Abstand und 0,3mm 
VIAs.

Autor: U. M. (oeletronika)
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Hallo,
> Falk B. schrieb:
> "So einfach und grob wie möglich, so komplex und fein wie nötig".
> Selbst bei meinem professionellen Platinen geh ich immer mit dem Ansatz
> ran, das so grobschlächtig wie nur sinnvoll möglich zu machen.
siehe da, ein Verwandter im Geiste.
Neben dem Preis bieten gröbere Stukturen auch eine höhere 
Zuverlassigkeit.

Wenn ich sehe, wie manche Layouter in der Zentralabteilung arbeiten, 
grüble ich immer. Die Kennen scheinbar nur Vias mit D=0,2mm. Da sieht 
die LPL teilweise aus wie genäht. Statt an einem breiteren Leiterzug ein 
größeres Via mit D=1mm zu setzen, werden lieber 10 Micro-Vias verbraten.
Den Sinn solchen Tuns habe ich noch nicht verstanden.
Gruß Öletronika

Autor: Gorch Fock (hacky)
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Bei mir ist die Speisung, fuer quasi stromlose Teile wie Prozessor
(10mA), mind. 20mil=0.5mm breit. Wenn etwas mehr dranhaengt, ein 
Treiber(50mA), gehe ich auf 40mil=1mm. Und wenn ein Ampere fliessen soll 
bin ich bei 80mil=2mm. Normale Signale, TTL geschichten, 16mil, wenn's 
viele sind 12mil, und nur grad neben TSSOP vielleicht 8mil.
Normale Vias, stromlose, 20/40, wenn's eng wird, runter bis 16/32.

Autor: Michael X. (Firma: vyuxc) (der-michl)
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U. M. schrieb:
> Die Kennen scheinbar nur Vias mit D=0,2mm. Da sieht
> die LPL teilweise aus wie genäht. Statt an einem breiteren Leiterzug ein
> größeres Via mit D=1mm zu setzen, werden lieber 10 Micro-Vias verbraten.
> Den Sinn solchen Tuns habe ich noch nicht verstanden.

0,2mm nach dem Aufkupfern?
Das wäre dann 0,3mm Bohrdurchmesser. Das ist dann die kleinste noch mit 
Bohrern bohrbare Größe. Hat den Vorteil daß man keinen Werkzeugwechsel 
durchführen muß, weil man diese auch für Signale verwenden kann.

Autor: pittPatt (Gast)
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Hallo,
nun ist doch nochmal eine Frage bei mir aufgetaucht:
Ist mit PTH auch ein Via/Durchkontaktierung gemeint, oder nur das Loch 
für Bauteile?

pittPatt

Autor: Falk Brunner (falk)
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@pittPatt (Gast)

>Ist mit PTH auch ein Via/Durchkontaktierung gemeint, oder nur das Loch
>für Bauteile?

PTH = plated through hole, zu gut deutsch verkupferte Bohrung

Das gilt natürlich für VIAs ebenso wie für die Anschlüssen von 
Durchsteckbauteilen. Die Kupferstärke der Wandung (Kupferhülse) ist 
gleich, weil sie ja im gleichen Prozessschritt erzeugt werden 
(Galvanik).
0,6-1,4mil sind 15-36um Kupferstärke in den Durchkontaktierungen.

Autor: pittPatt (Gast)
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Hallo,
danke schon mal an alle für eure Hilfe, um also nochmal 
zusammenzufassen:
-6mil minimale Strukturbreite -> 6mil minimale Leiterbahnbreite
-12mil minimaler Via-Durchmesse
-Die Design Rules wenn möglich nicht komplett ausreizen

Richtig?
pittPatt

Autor: Falk Brunner (falk)
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Ja

Autor: Michael X. (Firma: vyuxc) (der-michl)
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Oft hat man noch eine gewünschte Impedanz für Signalleitungen. Dann wird 
auch der Lagenaufbau wichtig, da der Abstand zur Signallage, der µR des 
Core/Prepregs und Breite der Leiterbahn mit hineinspielen.

Autor: georg (Gast)
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pittPatt schrieb:
> -6mil minimale Strukturbreite -> 6mil minimale Leiterbahnbreite

UND 6mil minimaler Abstand Cu-Cu.

Im Prinzip sind das zwei verschiedene Angaben, aber für die Herstellung 
liegt das immer in der gleichen Grössenordnung, daher machen die 
Hersteller diese zusammenfassende Angabe. Die gilt auch für Pad to Pad, 
Pad to Copper usw. usw. und auch z.B. für die minimale Strichstärke beim 
Bestückungsdruck u.ä., wenn nichts anderes angegeben ist.

Georg

Autor: pittPatt (Gast)
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Hallo,

georg schrieb:
> pittPatt schrieb:
> -6mil minimale Strukturbreite -> 6mil minimale Leiterbahnbreite
>
> UND 6mil minimaler Abstand Cu Cue
> Die gilt auch für Pad to Pad, Pad to Copper usw. usw. und auch z.B. für die 
minimale Strichstärke beim
> Bestückungsdruck u.ä., wenn nichts anderes angegeben ist

Wenn ich die Übersetzung von Test richtig verstanden habe, ist die 
minimale Bestückungsdruckgröße 1,5mil und die minimale 
Dielektrikumbreite 2,5mil, oder?

Autor: Helmut S. (helmuts)
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> Min silkscreen line   0.15mm
Silkscreen ist der Bestückungsdruck. 0,15mm sind 6mil.

> Min solder dam   3mil(green)/3.5mil(black)
Das ist die minimale Stegbbreite des Lötsopplacks. Solche schmalen Stege 
ergeben sich schnell zwischen den Pads. Natürlich ist es immer besser 
nicht das Minimum auszureizen.

> Min dielectric thickness   2.5mil
Was das sein soll kann man nur raten. Minimale Dicke der Prepregs?
Das würde mich aber wundern da man das bei 4 Lagen Boards doch gar nicht 
wählen kann da ja viele Boards anderere leute mit auf dem panel sind und 
die wollen gar keine so dünnen Prepregs. Nehmen die eventuell 2 cores 
bei 4 Lagen und das ist der Minimumabstand zwischen den cores?

> Material   FR-4 0.6mm-2.0mm 1oz copper ('standard' PCB material is 1.6mm
thick, but we default to 1.2mm)
Ihre Standarddicke ist 1,2mm.

: Bearbeitet durch User
Autor: Georg A. (georga)
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Test schrieb:
>> Ionic contamination   < 6.4ugNaCl/inch2
>
> Das soll wohl ein Umweltaspekt sein. Sagt wieviel Säure pro Fläche
> Platine verwendet wird / entsorgt werden muss.

Ich glaube, dass das die Güte der Oberflächenreinigung nach der ganzen 
Chemie anzeigt. Könnte bei extrem hochohmigen Sachen relevant sein.

Helmut S. schrieb:
>> Min dielectric thickness   2.5mil
> Was das sein soll kann man nur raten. Minimale Dicke der Prepregs?
> Das würde mich aber wundern da man das bei 4 Lagen Boards doch gar nicht
> wählen kann da ja viele Boards anderere leute mit auf dem panel sind und
> die wollen gar keine so dünnen Prepregs. Nehmen die eventuell 2 cores
> bei 4 Lagen und das ist der Minimumabstand zwischen den cores?

Evtl. das tatsächliche vorhandene Minimum aufgrund des ungleichmässigen 
Glasfasergewebes.

Autor: pittPatt (Gast)
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Hallo,
die 2,5mil dielectric thickness ist meinem Verständnis nach die minimale 
Dicke des Dielektrikum, laut Wikipedia ist das elektrisch nicht 
leitendes Material, in diesem Fall also FR4.

pittPatt

Autor: Helmut S. (helmuts)
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Georg A. schrieb:
> Helmut S. schrieb:
>>> Min dielectric thickness   2.5mil
>> Was das sein soll kann man nur raten. Minimale Dicke der Prepregs?
>> Das würde mich aber wundern da man das bei 4 Lagen Boards doch gar nicht
>> wählen kann da ja viele Boards anderere leute mit auf dem panel sind und
>> die wollen gar keine so dünnen Prepregs. Nehmen die eventuell 2 cores
>> bei 4 Lagen und das ist der Minimumabstand zwischen den cores?
>
> Evtl. das tatsächliche vorhandene Minimum aufgrund des ungleichmässigen
> Glasfasergewebes.

Damit muss man bei einer Leiterplatte mit Primärschaltnetzteil die 
Innenlagen des 4 Lagen  Boards im Bereich der hohen Spannungen 
aussparen. Man kann dann nur Ober- und Unterseite der Platine in diesem 
Bereich nutzen.

Autor: georg (Gast)
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pittPatt schrieb:
> ist die
> minimale Bestückungsdruckgröße 1,5mil

Das sind 0,04 mm Schriftgrösse - kannst du das noch lesen?

Georg

Autor: pittPatt (Gast)
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Hallo Georg,
ja da habe ich mich verguckt/vertippt, es sind 0,15mm minimale 
Bestückungsdruckgröße, also etwas größer, aber immer noch nicht lesbar.

pittPatt

Autor: Falk Brunner (falk)
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@pittPatt (Gast)

>ja da habe ich mich verguckt/vertippt, es sind 0,15mm minimale
>Bestückungsdruckgröße, also etwas größer, aber immer noch nicht lesbar.

Das ist wohl eher die STRICHSTÄRKE als die Schrifthöhe . . .
Unter 1mm Schrifthöhe wird es meistens sehr schlecht lesbar, darum 
sollte man es lassen.

Autor: Helmut S. (helmuts)
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Falk B. schrieb:
> @pittPatt (Gast)
>
>>ja da habe ich mich verguckt/vertippt, es sind 0,15mm minimale
>>Bestückungsdruckgröße, also etwas größer, aber immer noch nicht lesbar.
>
> Das ist wohl eher die STRICHSTÄRKE als die Schrifthöhe . . .
> Unter 1mm Schrifthöhe wird es meistens sehr schlecht lesbar, darum
> sollte man es lassen.

Als untere Grenze für die Schrifthöhe empfehle ich 1mm (40mil).

Autor: pittPatt (Gast)
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Hallo,
ja, an einen Millimeter oder sogar etwas mehr hätte ich jetzt auch 
gedacht.
Ich bin gerade am designen der Platine mit KiCad, weiß aber nicht, wo 
man den Mindestabstand zwischen den Leiterbahnen, aslo die 
Strukturbreite angeben kann, vielleicht könntet ihr da nochmal helfen, 
oder kennt einen anderen Thread, etc.

pittPatt

Autor: jz23 (Gast)
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Design-Regeln -> Design-Regeln

Dort findest du eine Auflistung der Netzklassen (Standardmäßig nur eine 
für alle Netze) und kannst dort unter Abstandsmaß entsprechend den 
Mindestabstand eintragen.

Autor: pittPatt (Gast)
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Danke an alle die an diesem Thread mitgewirkt haben!!!!!!!!

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