Hi Community, hat jemand Erfahrungen mit SN74ABTH16460 von TI gesammelt ? Ist ein 4-to-1 Multiplexed/Demultiplexed Transceivers with 3-State Outputs. Mein Ziel ist es ein 32bit EDO DIMM von einem 8bit uC anzusteuern. Habe ueberlegt die A0 und A1 Adressleitungen zum decodieren zu nehmen und dann jeweil die 4x 8bit Daten = 32bit selectiv anzusteuern. Dabei bin ich auf den SN74ABTH16460 gestossen. Die Logic wird in einem XC9536 or XC9572 sein. Fragen: - Erfahrungen mit dem SN74ABTH16460 ? - Anregungen fuer eine alternativ Loesung ? - Machbarkeit / Empfehlung die SN74ABTH16460 logic im XC95XX umzusetzen ? Vielen Dank schon mal fuer eure Antworten und Support!
AppleII E. schrieb: > und dann jeweil die 4x 8bit Daten = 32bit selectiv anzusteuern. Kann man so machen, ist aber nicht nötig. Das Speichermodul sollte auch 8-Bit-Speicherzugriffe ausführen können, dafür gibt es entsprechende Byte-Select-Leitungen. Und da Du eh' einen 8-Bit-µC verwenden willst, kannst Du dann D0, D8, D16 und D24 sowie die sieben anderen Quartette parallelschalten. Mit Deinem Decoder aus A0 und A1 wählst Du jeweils eine der vier Byte-Select-Leitungen aus. Oder hat Dein Speichermodul so etwas nicht? Was genau für ein Modul ist das? Gibt's davon ein Datenblatt/ein Pinout?
Das ging aber aber schnell, ich weiss auf Unterstuetzung kann man hier zaehlen :) Ich verwende ein "antikes" SODIMM 72pin Modul, auf dem 2x MEM4X16E43VTW-5 (4Mbit x 16 EDO RAM) verbaut sind. Datenblatt im Anhang. Die Pin-out vom SO-DIMM hab ich nicht exact fuer dieses Modul, aber die sind wie folgt belegt: Pin Non-Parity Parity Description 1 VSS VSS Ground 2 DQ0 DQ0 Data 0 3 DQ1 DQ1 Data 1 4 DQ2 DQ2 Data 2 5 DQ3 DQ3 Data 3 6 DQ4 DQ4 Data 4 7 DQ5 DQ5 Data 5 8 DQ6 DQ6 Data 6 9 DQ7 DQ7 Data 7 10 VCC VCC +5 VDC 11 PD1 PD1 Presence Detect 1 12 A0 A0 Address 0 13 A1 A1 Address 1 14 A2 A2 Address 2 15 A3 A3 Address 3 16 A4 A4 Address 4 17 A5 A5 Address 5 18 A6 A6 Address 6 19 A10 A10 Address 10 20 n/c PQ8 Data 8 (Parity 1) 21 DQ9 DQ9 Data 9 22 DQ10 DQ10 Data 10 23 DQ11 DQ11 Data 11 24 DQ12 DQ12 Data 12 25 DQ13 DQ13 Data 13 26 DQ14 DQ14 Data 14 27 DQ15 DQ15 Data 15 28 A7 A7 Address 7 29 A11 A11 Address 11 30 VCC VCC +5 VDC 31 A8 A8 Address 8 32 A9 A9 Address 9 33 /RAS3 RAS3 Row Address Strobe 3 34 /RAS2 RAS2 Row Address Strobe 2 35 DQ16 DQ16 Data 16 36 n/c PQ17 Data 17 (Parity 2) 37 DQ18 DQ18 Data 18 38 DQ19 DQ19 Data 19 39 VSS VSS Ground 40 /CAS0 CAS0 Column Address Strobe 0 41 /CAS2 CAS2 Column Address Strobe 2 42 /CAS3 CAS3 Column Address Strobe 3 43 /CAS1 CAS1 Column Address Strobe 1 44 /RAS0 RAS0 Row Address Strobe 0 45 /RAS1 RAS1 Row Address Strobe 1 46 A12 A12 Address 12 47 /WE WE Read/Write 48 A13 A13 Address 13 49 DQ20 DQ20 Data 20 50 DQ21 DQ21 Data 21 51 DQ22 DQ22 Data 22 52 DQ23 DQ23 Data 23 53 DQ24 DQ24 Data 24 54 DQ25 DQ25 Data 25 55 n/c PQ26 Data 26 (Parity 3) 56 DQ27 DQ27 Data 27 57 DQ28 DQ28 Data 28 58 DQ29 DQ29 Data 29 59 DQ31 DQ31 Data 31 60 DQ30 DQ30 Data 30 61 VCC VCC +5 VDC 62 DQ32 DQ32 Data 32 63 DQ33 DQ33 Data 33 64 DQ34 DQ34 Data 34 65 n/c PQ35 Data 35 (Parity 4) 66 PD2 PD2 Presence Detect 2 67 PD3 PD3 Presence Detect 3 68 PD4 PD4 Presence Detect 4 69 PD5 PD5 Presence Detect 1 70 PD6 PD6 Presence Detect 6 71 PD7 PD7 Presence Detect 7 72 VSS VSS Ground Warum ich ein antikes SODIMM nehme ... nunja, 16MB reichen fuer mich perfekt und hab die Dinger fuer 30cent erstanden :) Danke fuer's feedback!
Nun, die Byteselect-Leitungen sind im Prinzip die CAS-Leitungen, im Datenblatt des Speicherbausteins steht das hier: Use of both CAS# signals results in a word access via the 16 I/O pins (DQ0-DQ15). Using only one of the two signals results in a BYTE access cycle. CASL# transitioning LOW se- lects an access cycle for the lower byte (DQ0-DQ7), and CASH# transitioning LOW selects an access cycle for the upper byte (DQ8-DQ15). Das Timingdiagramm auf Seite 4 zeigt einen 16- und einen 8-Bit-Zugriff. Die ungenutzten Datenleitungen gehen beim 8-Bit-Zugriff in den Tristate (Z), so daß das Parallelschalten funktionieren sollte.
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Der MEM4X16E42 hat leider keine LB (lowbyte / highbyte) Selktionsinputs, sondern CASL und CASH. Hier nochmal grob im Ueberblick in den Anhaengen. Ziel ist es die vollen 16MB auszuschoepfen, bei 4MB haette ich schlicht nur ein Set and 8bit Datenleitungen verwendet. Auf der Ansteuerungsseite nach dem uC um XC95XX habe ich bereits funktionierende Logik fuer RAS/CAS/rw/D0-D7/A0-A11 (row und column). Im Moment steuere ich aber nur 4x 8Mbitx4 DRAMs an... die haben nur D0-D7.
AppleII E. schrieb: > Der MEM4X16E42 hat leider keine LB (lowbyte / highbyte) Selktionsinputs, > sondern CASL und CASH. Ja, aber das ist funktional das gleiche, wie ich gerade eben beschrieben habe. Du darfst bei allen Deinen Zugriffen nur eine der beiden (resp. für Dein komplettes Speichermodul vier) CAS-Leitungen verwenden. Du verbindest D0 mit D8, D16 und D24, D1 mit D9, D17 und D25 bis D7 mit D15, D23 und D31 (also jeweils vier) und gewinnst so Deine gewünschten 8 Datenleitungen. Deine Ansteuerung (RAS/CAS/etc.) kann so bleiben, Du musst sie nur so erweitern, daß in Abhängigkeit des 4-MB-Blocks, den Du ansprechen willst, genau eine der vier CAS-Leitungen benutzt wird.
Soweit verstanden :) Danke! Du hast voellig Recht, haette mir die Seiten 3 und 4 genauer durchlesen sollen. Wo ich mir noch nicht ganz schluessig bin: - Wie das RAM reagiert, wenn ich nur die oberen Daten beschreiben oder lesen will also DQ8-D15, auf den Beispielen auf Seite 3 und 4 kommt jeweils zuerst CASL# und dann CASH#, bin mir unsicher wenn was passiert wenn ich nur mit CASH daherkomme um die oberen 8 Datenbits zu lesen oder zu schreiben. Anders ausgedrueckt ob die CASL# und dann CASH# Sequenz fest vorgegeben ist.
Da steht es, glaub das beantwortet meine letzte Frage: The CAS# functionality and timing related to address and control functions (e.g., latching column addresses or selecting CBR REFRESH) is such that the internal CAS# signal is determined by the first external CAS# signal (CASL# or CASH#) to transition LOW and the last to transition back HIGH. The CAS# functionality and timing related to driving or latching data is such that each CAS# signal independently controls the associated eight DQ pins. Wer lesen kann, ist .... :)
AppleII E. schrieb: > auf den Beispielen auf Seite 3 und 4 kommt jeweils zuerst CASL# und dann > CASH#, Die Beispiele zeigen jeweils zwei Zugriffe, zuerst einen 16- und dann einen 8-Bit-Zugriff. Das musst Du verständnistechnisch teilen. Linke Hälfte der Timingdiagramme: 16-Bit-Zugriff, rechte Hälfte: 8-Bit-Zugriff. > Anders ausgedrueckt ob die CASL# und dann CASH# Sequenz fest vorgegeben > ist. Nein, ist sie auf keinen Fall; wie sollte sonst ein selektiver 8-Bit-Zugriff möglich sein?
Ok, verstanden. Danke! Wenn ich also den zweiten 4Mbit x 16 DRAM IC noch mit ins Spiel bringe und DD0 mit D8, D16 und D24, D1 mit D9, D17 und D25 bis D7 mit D15, D23 und D31 usw. verbinde, muss ich nur noch sicherstellen dass ueber den OE# immer nur einer der beiden DRAMs auf dem Datenbus "aktiv" ist, korrekt ? Halt nein, brauch ich nicht, da D0-D16 auf DRAM1 und D17-D31 auf DRAM2.
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