MSP430 / ADC10 max. Sample Rate 400 ksps?

[Der Zahn der Zeit (Gast)]

Hallo zusammen,

beim ADC10 des MSP430 ist eine maximal Sample Rate von 200 ksps 
angegeben. Wenn überhaupt, würde ich jetzt nicht viel mehr als diese 200 
ksps erwarten. Mir scheinen aber bei Einhaltung aller Specs erheblich 
mehr möglich (Beispiel: 16 MHz SMCLK, ADC10CLK = 16/3 = 5.333 MHz):

 1 Clock Sync (wenn überhaupt)
 8 Clocks Sample Time (0.5 µs, reicht für Source-Impedanzen > 0)
39 Clocks (13 * 3) Conversion
48 Clocks Summe = 3 µs -> 333 ksps.

Alle Werte sind noch mit Reserve, sowohl die Sample Time darf kleiner 
als auch der Conversion Clock größer sein.

Wenn sogar deutlich mehr als 333 ksps erreichbar sind (max. ~420 ns + 
13/6.3 MHz = 2.5 µs = 400 ksps) wirbt man doch nicht mit lediglich 200 
ksps.

Habe ich etwas übersehen?

DZDZ

[Clemens L. (c_l)]

Welchen der vielen hundert MSP430s meinst du?

[Der Zahn der Zeit (Gast)]

Der ADC10 ist bei allen MSP430 gleich, soweit ich weiß. Und ich habe 
noch niemals eine andere Aussage als 200 kHz und die obigen Specs 
gesehen. Kennst du Unterschiede? "Spielen" tue ich im Moment mit dem 
MSP430G2452, aber dabei wird es nicht bleiben.

[APW (Gast)]

Ich verstehe das so:

Im Datenblatt "slas722g.pdf", S.34, steht, dass der minimale
interne (!) ADC10-Takt 3,7MHz beträgt. (Der interne Osz. für das
ADC10 Modul schwingt irgendwo (!) zw. 3,7 und 6,3 MHz @ Vcc=3V)

Eine Wandlung mit min. 1 clk sync + 4 clk sample + 13 clk conversion
dauert also mindestens

18/3,7MHz = 4,86 us -> also mind. 205,55 ksps

Im Datenblatt "slau144j.pdf" S.534 steht bez ADC10-Modul:
"Greater than 200-ksps maximum conversion rate"

Das kommt also hin.

Könnte aber auch 349 ksps sein, wenn der interne Osz am oberen Ende
schwingt.

[Der Zahn der Zeit (Gast)]

Es könnte vielleicht wirklich so zu verstehen sein, dass es als 
garantierter Mindestwert bei Verwendung des internen Oszillators gemeint 
ist.

Wichtig ist aber für jemanden, der eine hohe Sample-Rate braucht, nicht, 
was auf die bequemste Weise erreichbar ist, sondern was erreichbar ist, 
wenn er sich etwas Mühe gibt (und die ggf. höhere Leistungsaufnahme 
zulässig ist). Und das wäre dann fast das Doppelte.

Im Moment brauche ich viel weniger - mir fiel diese Diskrepanz nur beim 
Datenblatt-Studium auf. Aber es kann gut sein, dass ich so hohe 
Sample-Raten später mal brauche.

[Clemens L. (c_l)]

In der Praxis ist es nicht einfach, ein stabiles Clock-Signal im 
gewünschten Bereich zu erzeugen (der Modulator des DCO erzeugt Jitter), 
deshalb gibt es den Oszillator extra für den ADC. Und damit ist nicht 
mehr als 200 ksps garantiert.

Mit einem 6-MHz-Kristall (oder einem schnelleren herunterdividiert) wäre 
in der Tat mehr möglich.

[Jim M. (turboj)]

Der Zahn der Zeit schrieb:
> Im Moment brauche ich viel weniger - mir fiel diese Diskrepanz nur beim
> Datenblatt-Studium auf. Aber es kann gut sein, dass ich so hohe
> Sample-Raten später mal brauche.

Bei zu hohen Datenraten könnten aber andere Parameter des ADC leiden und 
schlechter als im DB angegeben werden, beisielsweise DNL, INL, Offset 
und Gain Error.

Da gibt es eine Grauzone - in einigen DSOs werden beispielsweise auf 
250MHz übertaktete 200MHz ADCs verwendet. Das rauscht dann aber auch 
ganz ordentlich.