[VHDL] Internen Oszilator von Lattice FPGAs aktivieren

[Patrick M. (edge540)]

Moin,

ich hab hier das TinyFPGA A2 Board mit einem Lattice XO2-1200HC FPGA 
drauf, nettes Board, schön kompakt^^

Hab es mit folgender Anleitung in Betrieb genommen: 
http://tinyfpga.com/a-series-guide.html

Den interne erzeugten Takt hab ich dann auf einen Pin gelegt und konnte 
den auch mit dem Oszi messen. Nur ist diese Beispiel in Verilog...

Also ins Datenblatt und User Guide geschaut 
http://www.latticesemi.com/en/Support/AnswerDatabase/1/4/8/~/media/5DEC3E3B3413491EADEF326C92BA8078.ashx 
(Seite 29) und das VHDL Besipiel ausprobiert, Clock wieder auf einen Pin 
geführt und... nix :/

Ich pack den VHDL Code mal rein, vielleicht ist da ja ein dusseliger 
Fehler drin ;)

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library machxo2;
use machxo2.all;


ENTITY ENT IS

  PORT(
    pin1    : OUT  STD_LOGIC;  
    pin2    : OUT  STD_LOGIC;  
    pin3_sn    : OUT  STD_LOGIC;  
    pin4_mosi  : OUT  STD_LOGIC;  
    pin5    : OUT  STD_LOGIC;  
    pin6    : OUT  STD_LOGIC;  
    pin7_done  : OUT  STD_LOGIC;  
    pin8_pgmn  : OUT  STD_LOGIC;   
    pin9_jtgnb  : OUT  STD_LOGIC;  
    pin10_sda  : IN  STD_LOGIC;  
    pin11_scl  : OUT  STD_LOGIC;  
    pin16    : OUT  STD_LOGIC;  
    pin17    : OUT  STD_LOGIC;  
    pin18_cs  : OUT  STD_LOGIC;  
    pin19_sclk  : OUT  STD_LOGIC;  
    pin20_miso  : OUT  STD_LOGIC;  
    pin21    : IN  STD_LOGIC;  
    pin22    : IN  STD_LOGIC  
  );
END ENT;

ARCHITECTURE RTL of ENT is

  
  COMPONENT OSCH
  -- synthesis translate_off
    GENERIC (NOM_FREQ: string := "133.00");--133MHz
    -- synthesis translate_on
    PORT (
      STDBY:    IN std_logic;
      OSC:    OUT std_logic;
      SEDSTDBY:  OUT std_logic);
  END COMPONENT; 
  
  attribute NOM_FREQ : string;
  attribute NOM_FREQ of OSCinst0 : label is "133.00";--133MHz

  SIGNAL  clk    : STD_LOGIC := '0';              
  SIGNAL  sed  : STD_LOGIC := '0';

BEGIN

  OSCInst0: OSCH
  -- synthesis translate_off
  GENERIC MAP( NOM_FREQ => "133.00" )
  -- synthesis translate_on
  PORT MAP (
    STDBY=> '0',
    OSC => clk,
    SEDSTDBY => sed
  );
 
  SYNC: process(clk) 
  begin
    if clk = '1' and clk'event then
      
    end if;
  end process SYNC;  
    
  pin6 <= clk;--Diese Zuweisung klappt in Verilog wunderbar
  

END ARCHITECTURE RTL;

Falls jemand eine Idee Hat würde ich mich sehr freuen :)

vielen Dank
Patrick

[bitwurschtler (Gast)]

Patrick M. schrieb:
> Falls jemand eine Idee Hat würde ich mich sehr freuen :)

poste mal die Synthese-/Map- und Placer-logfiles.
Deklariere SEDSTDBY  als open.

[Duke Scarring (Gast)]

Bei mir funktioniert folgende Instanziierung:

library machxo2;
use machxo2.components.osch;

...

    osch_i0 : OSCH
    generic map 
    (
        NOM_FREQ => "2.08"
    )
    port map 
    (
  STDBY    => '0',
        OSC      => clock,
        SEDSTDBY => open
    );

Duke

[Patrick M. (edge540)]

Moin,

@bitwurschtler
Das SEDSTDBY   als open zu deklarieren hat leider nichts gebracht.

@Duke Scarring
Wenn ich das mache kommt immer folgende Warnmeldung:

ERROR : formal nom_freq is not declared. VHDL-1084

Der Code sieht dabei so aus:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library machxo2;
use machxo2.all;
use machxo2.components.osch;

ENTITY ENT IS

  PORT(
    pin1    : OUT  STD_LOGIC;  
    pin2    : OUT  STD_LOGIC;  
    pin3_sn    : OUT  STD_LOGIC;  
    pin4_mosi  : OUT  STD_LOGIC;  
    pin5    : OUT  STD_LOGIC;  
    pin6    : OUT  STD_LOGIC;  
    pin7_done  : OUT  STD_LOGIC;  
    pin8_pgmn  : OUT  STD_LOGIC;   
    pin9_jtgnb  : OUT  STD_LOGIC;  
    pin10_sda  : IN  STD_LOGIC;  
    pin11_scl  : OUT  STD_LOGIC;  
    pin16    : OUT  STD_LOGIC;  
    pin17    : OUT  STD_LOGIC;  
    pin18_cs  : OUT  STD_LOGIC;  
    pin19_sclk  : OUT  STD_LOGIC;  
    pin20_miso  : OUT  STD_LOGIC;  
    pin21    : IN  STD_LOGIC;  
    pin22    : IN  STD_LOGIC  
  );
END ENT;

ARCHITECTURE RTL of ENT is

  
  COMPONENT OSCH
  -- synthesis translate_off
    GENERIC (NOM_FREQ: string := "2.08");--133MHz
    -- synthesis translate_on
    PORT (
      STDBY:    IN std_logic;
      OSC:    OUT std_logic;
      SEDSTDBY:  OUT std_logic);
  END COMPONENT; 
  
  attribute NOM_FREQ : string;
  attribute NOM_FREQ of OSCinst0 : label is "2.08";--133MHz

  SIGNAL  clk    : STD_LOGIC := '0';              
  SIGNAL  sed  : STD_LOGIC := '0';

BEGIN

  osch_i0 : OSCH
    generic map 
    (
        NOM_FREQ => "2.08"
    )
    port map 
    (
  STDBY    => '0',
        OSC      => clock,
        SEDSTDBY => open
    );
  
  SYNC: process(clk) 
  begin
    if clk = '1' and clk'event then
      
    end if;
  end process SYNC;  
    
  pin6 <= clk;--Diese Zuweisung klappt in Verilog wunderbar
  

END ARCHITECTURE RTL;

Vielen Dank

[Bürovorsteher (Gast)]

Warum setzt du das generic mit der Frequenz gleich dreimal ein?

Ich habe es in meinen Anwendungen nur ein einziges Mal getan, kann aber 
im Moment nicht sagen, wo konkret, da ich vor dem falschen Rechner 
sitze.

[bitwurschtler (Gast)]

Verkürz mal die Bibliotheksinstanziierung zu:

library machxo2;
use machxo2.all;

Such dir im Internet das PDF: TN1199 - MachXO2 sysCLOCK PLL Design and 
Usage Guide

da findet sich VHDL-Code der es tun sollte.

[bitwurschtler (Gast)]

Der Instanzname ist nicht einheitlich:

  attribute NOM_FREQ of OSCinst0 : label is "2.08";--133MHz
                        ^^^^^^^^


BEGIN

  osch_i0 : OSCH
  ^^^^^^^^

[Patrick M. (edge540)]

Moin,

vielen Dank für die Tipps :D
Ich hatte das TN1199 schon benutzt, habs ja auch verlinkt,
allerdings hab ich wohl ein Fehler gemacht...
Also nochmal neuen Code geschrieben und... ging wieder nicht :(
Und dann hab ich gemerkt, dass man ja dem Signal auch einen physischen 
Pin zuweisen sollte -> Kopf-Tisch
Danach ging es dann^^

Das ist der Code, der letztendlich auch funktioniert:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library machxo2;
use machxo2.all;

ENTITY ENT IS

  PORT(
    pin1    : OUT  STD_LOGIC;  
    pin2    : OUT  STD_LOGIC;  
    pin3_sn    : OUT  STD_LOGIC;  
    pin4_mosi  : OUT  STD_LOGIC;  
    pin5    : OUT  STD_LOGIC;  
    pin6    : OUT  STD_LOGIC;  
    pin7_done  : OUT  STD_LOGIC;  
    pin8_pgmn  : OUT  STD_LOGIC;   
    pin9_jtgnb  : OUT  STD_LOGIC;  
    pin10_sda  : IN  STD_LOGIC;  
    pin11_scl  : OUT  STD_LOGIC;  
    pin16    : OUT  STD_LOGIC;  
    pin17    : OUT  STD_LOGIC;  
    pin18_cs  : OUT  STD_LOGIC;  
    pin19_sclk  : OUT  STD_LOGIC;  
    pin20_miso  : OUT  STD_LOGIC;  
    pin21    : IN  STD_LOGIC;  
    pin22    : IN  STD_LOGIC  
  );
END ENT;

ARCHITECTURE RTL of ENT is



 
  signal CLK: STD_LOGIC := '0';
  signal STDBY_INT: STD_LOGIC := '0';
  signal SEDSTDBY_INT: STD_LOGIC := '0';
  signal COUNTER: unsigned(7 downto 0) := (others => '0');
  
  COMPONENT OSCH
  -- synthesis translate_off
  GENERIC (NOM_FREQ: string := "44.33");--44.33MHz
  -- synthesis translate_on
  PORT (
    STDBY:IN std_logic;
    OSC:OUT std_logic;  
    SEDSTDBY:OUT std_logic);
  END COMPONENT;
  attribute NOM_FREQ : string;
  attribute NOM_FREQ of OSCinst0 : label is "44.33";
  
begin

  OSCInst0: OSCH
  -- synthesis translate_off
  GENERIC MAP( NOM_FREQ => "44.33" )
  -- synthesis translate_on
  PORT MAP (
    STDBY=> STDBY_INT,
    OSC => clk,
    SEDSTDBY => SEDSTDBY_INT
  );
 
 
  SYNC: process(clk) 
  begin
    if clk = '1' and clk'event then
    if COUNTER = "11111111" then
      COUNTER <= "00000000";
    else
      COUNTER <= COUNTER + 1;
    end if;
    
    end if;
  end process SYNC;  
    
  pin6 <= clk;
  pin5 <= COUNTER(7);--255 mal geteilter Takt
  

END ARCHITECTURE RTL;

Vielen Dank an alle, die mir geholfen haben,

Patrick

[bitwurschtler (Gast)]

Patrick M. schrieb:
> Und dann hab ich gemerkt, dass man ja dem Signal auch einen physischen
> Pin zuweisen sollte -> Kopf-Tisch

Warum hat dann das Verilog-file funktioniert?

Nichtzugewiesene pins sollten auch im par-log erkennbar sein, deshalb 
die gestrige Bitte diese dem Post anzuhängen.

[Patrick M. (edge540)]

Das Verilog File war Teil des Beispiel Projektes vom TinyFPGA Board:
https://github.com/tinyfpga/TinyFPGA-A-Series/tree/master/template_a2

Da das ein komplettes Lattice Projekt ist, war da wahrscheinlich die 
Zuweisung schon vorhanden.