Verpolschutz - Frage zur Simulation

Hnsi95 Gast #5378607
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Hallo,

ich habe mal einen Verpolschutz in LTspice simuliert und habe eine Frage 
bzw. Verständnisproblem.

Es gibt ja so einige Schaltungen im Internet, welche eine Z-Diode 
nutzen, um die Gate-Spannung zu begrenzen damit der maximal zulässige 
Wert nicht überschritten wird (siehe Schaltplan)

Ich habe das so verstanden, dass die Z-Diode ab erreichen ihrer 
Zener-Spannung, die Spannung am Gate auf die Zener-Spannung begrenzt.

Nun ist das in der SImulation aber so, dass 16V an der Z-Diode abfallen 
und die restliche Spannung am Gate anliegt. Warum?

Also: Vin-Vzener=Vgate

PS: U1 ist ein PMOS und U3 ist eine TVS-Diode
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Hnsi95 Gast #5378682
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Okay, ich habe nun meinen Denkfehler beseitigt. Die Zener-SPannung, die 
anliegt, liegt an Source und Gate. Und im Datenblatt ist nicht die 
Gate-Spannung angegeben, sondern die Gate-Source Spannung.

Da die Z-Diode parallel an Source und GAte liegt, liegt auch dort die 
Zener-Spannung an.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #5378709
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Hnsi95 schrieb:
> Und im Datenblatt ist nicht die Gate-Spannung angegeben, sondern die
> Gate-Source Spannung.
Klar, das Datenblatt kann ja nicht wissen, wie deine Schaltung aussieht 
und auf welchem Potential da die Source liegt...

Du kannt mit LT-Spice übrigens auch differentiell messen: nimm den 
ersten Punkt drücke die Maustaste und fahre mit gedrückter Maustaste zum 
zweiten Punkt.
Zum Messen der Ugs fängst du sinnvollerweise beim Gate an und fährst zur 
Source...
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