FET: Zusammenhang zwischen Gate Kapazität bzw. Gehäuse und Avalanche Festigkeit?

[Die drei ? (Gast)]

Hallo Leute,

kann mir jemand sagen, ob es einen Zusammenhang zwischen der Total Gate 
Charge und der Avalanche Festigkeit gibt? Und wenn ja, wie dieser 
begründet ist bzw. technischer Zusammenhang dafür?

Nach dem ich mir jetzt diverse Datenblätter angesehen habe, würde ich 
das mit ja beantworten, aber stimmt meine stochastische Untersuchung?

Den selben Zusammenhang habe ich auch bei den Gehäusen gefunden. Wenn 
ich nach PowerSO8 (5x6mm) SMD FETs suche, sind diese zwar niederohmiger 
und hochstromfähiger bei niedrigerer Gate Kapazität als z.B. D²Pak FETs. 
Letztere haben dafür aber zumeist deutlich höhere Avalanche Festigkeit 
um Faktor 3-5.

Woran liegt das? Eine vermutung von mir wäre das die PowerSO8 FETs wohl 
nicht "gebonded" sondern direkt oder Vollflächig auf Kupfer oder 
ähnlichem angebunden sind und die anderen klassisch gebonded werden - 
wäre das auch richtig vermutet?

Ich war auf der Suche nach einen "robusten" und schnell schaltenden 
N-FET darauf gestoßen.

Vielen Dank für eure Erklärungen :)

[Falk B. (falk)]

@ Die drei ? (Gast)

>kann mir jemand sagen, ob es einen Zusammenhang zwischen der Total Gate
>Charge und der Avalanche Festigkeit gibt?

Naja, Pi aml Daumen, mehr Gate Charge, größerer FET, mehr Chipfläche, 
mehr Avalancheenergie.

>Woran liegt das? Eine vermutung von mir wäre das die PowerSO8 FETs wohl
>nicht "gebonded" sondern direkt oder Vollflächig auf Kupfer oder
>ähnlichem angebunden sind und die anderen klassisch gebonded werden -
>wäre das auch richtig vermutet?

Glaub ich nicht, zumal es eher anders herum ist. Bei D2PACK wird der 
Chip auf den Kupferträger aufgelötet und dieser stellt gleichzeitig den 
DRAIN-Anschluß her. Source und Gate werden gebondet. Bei normalem SO8 
wird alles gebondet, Power-SO8 hat wieder einen Kupferträger, der aber 
nicht zwingend zur Kontaktierung genutzt wird und teilweise elektrisch 
isoliert ist.

[Die drei ? (Gast)]

Falk B. schrieb:
> Naja, Pi aml Daumen, mehr Gate Charge, größerer FET, mehr Chipfläche,
> mehr Avalancheenergie.

Davon gehe ich auch aus, ich dachte aber, das mittlerweile die selben 
DIEs in unterschiedliche Gehäuse gegossen werden und das diese eher 
selektiert werden anstatt auf exakte Parameter herzustellen. - Hätte ich 
mir so hergeleitet, wenn man sieht, wie viele sehr "ähnliche" FETs bei 
Firmen wie NXP, Infineon, und Konsorten hergestellt werden.

[Jens G. (jensig)]

Falk Brunner (falk) schrieb:

>>Woran liegt das? Eine vermutung von mir wäre das die PowerSO8 FETs wohl
>>nicht "gebonded" sondern direkt oder Vollflächig auf Kupfer oder
>>ähnlichem angebunden sind und die anderen klassisch gebonded werden -
>>wäre das auch richtig vermutet?

>Glaub ich nicht, zumal es eher anders herum ist. Bei D2PACK wird der
>Chip auf den Kupferträger aufgelötet und dieser stellt gleichzeitig den
>DRAIN-Anschluß her. Source und Gate werden gebondet. Bei normalem SO8
>wird alles gebondet, Power-SO8 hat wieder einen Kupferträger, der aber
>nicht zwingend zur Kontaktierung genutzt wird und teilweise elektrisch
>isoliert ist.

Naja, bei Hochstrom-Teilen wie Mosfets in Minigehäusen wird auch sehr 
gern "geclipbonded" ;-), was mit klassischem Bondig (Wire) nix mehr zu 
tun hat, um den Strom noch flächig handlen zu können.