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VHDL - Altera DE1 Board PLL initialisierenIch würde gerne auf meinem Altera DE1 Dev-Board eine PLL des Cyclone II als Clock-Signal verwenden. Im MegaWizard Plugin Manager gibt es unter I/O die ALTPLL Funktion. Wie genau muss ich diese einstellen, damit ich sowas in VHDL schreiben kann?
Gast
#5413353
Auf beide Flanken wirst du nicht Triggern können. Du stellst halt die Frequenzen ein, fügst die Komponente hinzu und verbindest sie. Fertig. Donni D. schrieb: > verbindest sie Wie mache ich das denn? Die generierte Entity sieht so aus:
Ist nun c0 der Clock-Pin? Max M. schrieb: >
> > Ist nun c0 der Clock-Pin? Sieht ganz danach aus. Der locked Ausgang gibt dir Information über den Zustand der PLL, damit bleibt nur noch c0 als Clock Ausgang. inclk0 ist der Eingangstakt aus dem die PLL c0 generiert und areset ist der Reset der PLL. c0 ist der "neue" Clock-Port (steht so übrigens auch im Megawizard, wo Du ihn definiert hast). Wenn man in derselben PLL zusätzliche Clocks definiert, heissen die entsprechend c1 - c4. Stabil sind die Clocks erst, wenn "locked" aktiv wird. Man sollte das Signal also geschickt mit dem Reset verheiraten, um einen stabilen Anlauf sicher zu stellen..
Gast
#5416169
Wenn du die Pll nutzt, und du brauchst nur einen Takt, kannst du auch einen zweiten Takt c1 erzeugen mit 180° Phaseshift. Dessen steigende Taktflanken kommen dann ungefähr bei der fallenden Flanke von c0. Auch wenn das geht, würde ich davon abraten und lieber nochmal über das Design nachdenken. Sowas bringt meist jede Menge versteckten Ärger. Evtl. hilft ja auch ein doppelt so schneller Takt... Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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