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Forum: FPGA, VHDL & Co. Altera Quartus II zeigt Pins von Nicht-Top-Level Entities nicht an


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Autor: Max M. (maxmicr)
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Wie kann ich in Altera Quartus II die Pins von Nicht-Top-Level Entities 
im Pin-Planner zuweisen?
Ich hab z.B. eine extra Datei "W-Reg" die ein Register darstellt und ich 
würde den Inhalt dieses Registers gerne auf LEDs anzeigen lassen:
entity W_Reg is

  port (
                ...
    LEDR3: out std_logic;
    LEDR2: out std_logic;
    LEDR1: out std_logic;
    LEDR0: out std_logic
    
  );
  
  
end W_Reg;

Autor: Markus F. (mfro)
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Max M. schrieb:
> Wie kann ich in Altera Quartus II die Pins von Nicht-Top-Level Entities
> im Pin-Planner zuweisen?

Gar nicht.

So was geht (höchstens) in der Simulation.

Wenn Du Signale auf Pins legen willst, müssen die im Toplevel bekannt 
sein.

Du mußt also "von unten" durchschleusen, was Du "oben" sichtbar machen 
willst.

Autor: Dussel (Gast)
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Dafür kann man sowas wie
signal debug : std_ulogic_vector(n downto 0)
definieren und daran die gewünschten Signale anlegen.

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