Forum: FPGA, VHDL & Co. Altera Quartus II zeigt Pins von Nicht-Top-Level Entities nicht an


von Max M. (maxmicr)


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Wie kann ich in Altera Quartus II die Pins von Nicht-Top-Level Entities 
im Pin-Planner zuweisen?
Ich hab z.B. eine extra Datei "W-Reg" die ein Register darstellt und ich 
würde den Inhalt dieses Registers gerne auf LEDs anzeigen lassen:
1
entity W_Reg is
2
3
  port (
4
                ...
5
    LEDR3: out std_logic;
6
    LEDR2: out std_logic;
7
    LEDR1: out std_logic;
8
    LEDR0: out std_logic
9
    
10
  );
11
  
12
  
13
end W_Reg;

von Markus F. (mfro)


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Max M. schrieb:
> Wie kann ich in Altera Quartus II die Pins von Nicht-Top-Level Entities
> im Pin-Planner zuweisen?

Gar nicht.

So was geht (höchstens) in der Simulation.

Wenn Du Signale auf Pins legen willst, müssen die im Toplevel bekannt 
sein.

Du mußt also "von unten" durchschleusen, was Du "oben" sichtbar machen 
willst.

von Dussel (Gast)


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Dafür kann man sowas wie
signal debug : std_ulogic_vector(n downto 0)
definieren und daran die gewünschten Signale anlegen.

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