1 | sCcodeMemAddressWidth=12 |
2 | sCdataMemAddressWidth=10 |
3 | |
4 | reg [40-1:0] sCcodeMem [0:(1 << sCcodeMemAddressWidth)-1] ; |
5 | reg [32-1:0] sCdataMem [0:(1 << sCdataMemAddressWidth)-1] ; |
6 | reg [32-1:0] sCdataMem2 [0:(1 << sCdataMemAddressWidth)-1] ; |
7 | |
8 | $readmemh("CodeMem.txt",sCcodeMem) ; |
9 | $readmemh("DataMem.txt",sCdataMem2) ; |
Ich habe in einem Verilog design 3 Speicher wie oben angegeben. Speicher sCcodeMem und sCdataMem2 werden nur gelesen und per readmemh initialisiert. Wenn ich das Design synthetisiere werden nur 32768 Bits an RAM benötigt. Die beiden "read only" Speicher tauchen scheinbar nicht auf. Wie wird das synthetisiert?