Geteilten Takt als Takt verwenden

Mein FPGA-design erzeugt per PLL ein 100MHz Signal.
Dies möchte ich duch 4 teilen und als 25MHz Takt verwenden.
Ich möchte den 25MHz Takt auch im SDC File angeben, damit
ich das Timing verifizieren kann.

Wenn ich so programmiere:

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// clk_100: 100MHz Takt von PLL erzeugt

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// Counter1: Binärzähler

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parameter cntrWidth = 40 ;

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wire [ cntrWidth-1:0] cntr100 ;

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Counter1 #( .WIDTH( cntrWidth ) ) CounterA ( clk_100, cntr100 ) ;

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wire clk_25 ;

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assign clk_25=cntr100[1] ;   // clk_25 ist 25MHz  Takt

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always @(posedge clk_25) begin

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  .....

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  end

erhalte ich die Warnung:

Warning (332060): Node: Counter1:CounterA|cntr_o[1] was determined to be 
a clock but was found without an associated clock assignment.

Daraufhin habe ich dem SDC File hinzugefügt:

create_generated_clock -name myClk1 -period 40.0 [get_nets 
Counter1:CounterA|cntr_o[1]]

Das hat aber anscheinend keine Wirkung, die Warnung bleibt bestehen.
Auch die Zeile

create_clock -name clk_25 -period 40.0 [get_pins clk_25]

Führt nicht zum Ziel. Was mache ich falsch? Wie spezifiziere ich
einen Takt der intern erzeugt wird?