4-Lagen PCB: Rat benötigt

Mark Bauer Gast #5439544
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Hallo zusammen,

ich bin gerade dabei eine 4-Lagige Leiterplatte zu Routen und benötige 
einen Rat.

Aufbau:

Lage 1 (Top)    : Signal
Lage 2          : +3,3V
Lage 3          : GND
Lage 4 (Bottomn): Signal

Leider geht mir der Platz aus sodass ich nur noch eine Lücke habe durch 
die ich 6 Signale für den ADC legen kann. Diese Lücke befindet sich 
genau zwischen 2 Quarzen (20MHz und 25 MHz). Die 6 ADC Signale 
überwachen Versorgungsspannungen (48V), und schauen ob sie im gültigen 
Bereich liegen.  Für das Routing gibt es nun 2 Optionen.

Option 1:
Ich route 3 Signale auf Layer 4 und 3 Signale (illegalerweise) auf Layer 
2 (+3,3V)

Option 2:
Ich route alle Signale auf Layer 4 und nehme in kauf, dass ein paar 
Signale direkt unterhalb des Quarzes liegen.
Ich bin allerdings der Ansicht, dass das nicht so problematisch wäre, da 
Layer 3 mit GND dazwischen ist. Sehe ich das so richtig ?

Mein Favorit wäre Option 2, was denkt ihr ?

Gruß
Mark
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H.Joachim S. #5439558
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Quarze sind gar nicht so kritisch, wenn sie mit optimaler 
Oszillatorschaltung/Amplitude/Layout arbeiten.
Es ist auch überhaupt kein Problem, in Masse/Vcc-Lagen ein paar Signale 
zu routen.
Durchgehende Masse/Vcc-Layer sind zwar einfach in der Anwendung, ist 
aber durchaus oft nicht optimal. Es lohnt sich, sich Gedanken zu machen 
wo welche Ströme fliessen sollen bzw wo lieber nicht, Grundkonzept 
sternförmig.
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Wolfgang Gast #5439570
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X4U schrieb:
> Die Platzierung überarbeiten.

Genau - den Quarz da plazieren, wo er gebraucht wird und nicht über 
"kilometerlange" Leitungen anschließen. Leider ist auf dem 
Bildausschnitt der entsprechende Bereich nicht zu sehen.

Ansonst könnte man sich mit dem Problem eher im Unterforum Platinen 
umtun. Dort wird wahrscheinlich ziemlich schnell die Frage nach den 
Board-Dateien auftauchen, damit man gucken kann, was sich da schieben 
läßt.
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Jürgen W. (Firma: MED-EL GmbH) #5439615
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Unabhängig von der eigentlichen Frage: Ich würde an der Top-Seite direkt 
unter dem Quarz das GND-Polygon freistellen. Grund: Kurzfristige 
Stromspitzen in dem Bereich können kapazitiv über die Quarz-Pads 
einkoppeln. Ist zwar eine etwas exotische Situation, aber gleich für 
zukünftige Projekte als Tipp. Wenn man es ganz schön macht, legt man 
einen Guard-Ring auf GND-Potential rund um den Quarz und kontaktiert 
darauf gleich die zugehörigen Kondensatoren; der GND-Ring ist dann 
natürlich nicht mit der top-seitigen GND-Plane direkt verbunden, sondern 
nur an einem Sternpunkt nahe der Verbindung zum µC. Zugegebenermaßen 
braucht man eine solche extreme Variante wirklich nur, wenn hohe und 
steilflankige Ströme auf der GND-Plane fließen können, die eben in den 
Quarz einkoppeln können.

Option 2 ist schon ok; da du ohnehin die GND-Plane auf Lage 3 dazwischen 
hast, gibt's da auch keine negativen Einflüsse. Wenn ich das außerdem 
richtig sehe, gehen die Signale auf einen CIF-Stecker - da muß bei der 
ADC-Seite sowieso noch ein kleines RC-Filter hin.
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Nase Gast #5439774
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X4U schrieb:
> Analoge Signale neben
> aktiven zu führen (und dann noch die höchste Frequenz im System) halte
> ich für keine gute Idee.
Du weißt ja garnicht, obs die höchste Frequenz ist. In Zeiten 
integrierter PLL ist das sogar ziemlich unwahrscheinlich.

Außerdem ist ein sinusförmig schwingendes Signal ziemlich harmlos im 
Vergleich zu digitalen Ausgängen...
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hauspapa Gast #5439788
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Diese Brücken zwischen Pins die dann aussehen wie ein H sind bei 
Bestückern eher nicht so beliebt weil sie den AOI Test erschweren. Wen 
möglich wie ein U ausführen.

Wegen den Quarzen: auf Bottom durch und gut.

Für den AD Wandler: Falls Du nicht rechnen willst jedes Signal mit 10nF 
abstützen. Bei hochohmigen Signalen die nicht zu langsam werden dürfen 
reicht 1nF. Sitzt davor ein Opamp mit Widerstand entkoppeln damit der 
nicht schwingt.

Wer will kann natürlich auch rechnen.

viel Erfolg
hauspapa
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georg Gast #5439842
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Mark Bauer schrieb:
> Ich bin allerdings der Ansicht, dass das nicht so problematisch wäre, da
> Layer 3 mit GND dazwischen ist

Ausserdem sind die Quarzfrequenzen viel zu hoch, da bekommt der ADC 
nichts davon mit, ev. vor dem ADC einen kleinen C vorsehen.

Mark Bauer schrieb:
> und 3 Signale (illegalerweise) auf Layer
> 2 (+3,3V)

Das ist kein Problem, wenn die Lage nicht als Referenz für Leitungen 
bestimmter Impedanz dient (Microstrip auf Layer 1).

Georg
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georg Gast #5441657
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Forist schrieb:
>> ... den AOI Test ...
>
> ... hört sich natürlich viel toller an als "Automatische optische
> Inspektion Test" und klingt auch nicht unsinnig ...

Du bringst da wohl was durcheinander, AOI-Geräte sind 
Bildverarbeitungsmaschinen mit hoher Rechnerleistung, nicht irgendeine 
dümmliche Inspektion durch chinesische Wanderarbeiter, wie du aus 
totaler Unkenntnis anscheinend annimmmst. Und der Begriff ist natürlich 
jedem bekannt der mit Leiterplatten zu tun hat.

Georg
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Vka Gast #5441694
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Ich würde den linken Quarz anders platzieren. Die Kerkos da ganz außen 
und Vias in den Taktleitungen sind IMHO schlimmer als alles was du mit 
den analogen Signalen jemals anstellen könntest.
Siehe Quarz Layout bei Lothar Miller.
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X4U Gast #5441994
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Nase schrieb:
> Du weißt ja garnicht, obs die höchste Frequenz ist. In Zeiten
> integrierter PLL ist das sogar ziemlich unwahrscheinlich.
Stimmt.

>
> Außerdem ist ein sinusförmig schwingendes Signal ziemlich harmlos im
> Vergleich zu digitalen Ausgängen...

Für mich ist eine analoge Leitung auch eine Antenne. Ob die sich nun 
eine Störung durch digitale Schaltvorgänge oder einen Offset durch einen 
dauernd schwingenden Sinus einfängt finde ich Jacke wie Hose.

Dann gibt es bei Quarzen noch die schönsten Überraschungen. Schon das 
einsetzen eines "günstigeren" Modells kann diverse Parameter (Güte, 
Oberschwingungen etc.) in andere Regionen verschieben. Aber die Chance 
auf komische (möglicherweise auch noch temperaturabhängige) Messwerte 
möchten sich einige halt nicht entgehen lassen. ;-).
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