Artix7 - Wo finde ich die richtigen Anstiegszeiten?

Kommt halt darauf an was du bezüglich anstiegszeit an den fpga-pins 
configuriert hast (slew rate, treiberstärke,io-standard,terminierung.

Konkret geht es um eine LTM90xx-14. Dessen Ausgänge schalten in 170ps 
(1,8V, max. 800MHz). Aber dessen Timings verstehe ich soweit.

Was ich hingegen suche: Wie steil muß ein Signal am Eingang(!) 
mindestens sein, damit der FPGA damit sicher was damit anfangen kann? 
Ich hätte das irgendwo unter Switching Characteristics gesucht, aber das 
wovon ich meine daß ich finde ich nicht.

Bei den anderen Dokumenten, die Xilinx zur Verfügung stellt, sieht es 
nicht besser aus, siehe hier:
https://www.xilinx.com/products/silicon-devices/fpga/artix-7.html#documentation

Dem FPGA sind die Anstiegszeiten ziemlich egal, solange du die Setup- 
und Hold-Zeiten einhältst (damit das klappt muss natürlich die 
Anstiegszeit noch einigermaßen steil sein...)

ich schrieb:
> Dem FPGA sind die Anstiegszeiten ziemlich egal, solange du die Setup-
> und Hold-Zeiten einhältst (damit das klappt muss natürlich die
> Anstiegszeit noch einigermaßen steil sein...)

Das ist die eigentliche Frage, wo ist die Flankensteilheit überhaupt von 
Relevanz?! Spontane Antwort: bei asynchronen interfacen und Latches und 
beim Taktsignal selbst. Wobei sich für letzteres diese Steilheit wohl 
nur über den zulässigen/resultierenden jitter angegeben lässt, weil das 
letzlich eine charakterisierende Eigenschaft einer Taktverteilung ist.