Artix7 - Wo finde ich die richtigen Anstiegszeiten?

[Wühlhase (Gast)]

Grüßt euch

Folgendes-ich will einen FPGA (Xilinx Artix-7) mit einem AD-Wandler 
zusammennageln.

Nun will ich wissen ob der AD-Wandler zackig genug schaltet resp. ob die 
Signalanstiegszeiten hinreichend kurz sind.
Nun gibt es eigens für Timings und Schaltcharakteristik ein eigenes 
Dokument, welches mich allerdings eher verwirrt als erleuchtet, ich hab 
mit FPGAs bisher noch nie etwas zu tun gehabt.

In besagtem Dokument (hier: 
https://www.xilinx.com/support/documentation/data_sheets/ds181_Artix_7_Data_Sheet.pdf) 
ist nun allerhand zu finden. Der AD-Wandler wird über differentielle 
Leiterpaare (1,8V, Anstiegszeit ca. 170ps) mit dem FPGA verbunden, 
allerdings gibt es erstaunlich viele Angaben seitens des FPGAs.

Wo finde ich da, was ich genau brauche?

Wenn ich mir die Zahlen insgesamt so anschaue wird der FPGA mit meinem 
AD-Wandler sicher klarkommen, ich würde es aber auch gerne mal nachlesen 
können.

[Uwe B. (Firma: TU Darmstadt) (uwebonnes)]

Wo Du die Anstiegszeiten findest? Natürlich in den Datenblättern. Aber 
niemand anderes als Du kann wissen welche Werte Du brauchst. Du musst 
die Datenblättern mit den Diagrammen und Deine Anwendung schon 
verstehen. Oder spezifische Fragen stellen und dabei wissen lassen, was 
Du schon (meinst) verstanden zu haben.

[Gustl B. (-gb-)]

Welcher ADC? Welche Taktrate? Seriell oder parallel? JESD204b?

[Fpgakuechle K. (Gast)]

Kommt halt darauf an was du bezüglich anstiegszeit an den fpga-pins 
configuriert hast (slew rate, treiberstärke,io-standard,terminierung.

[Wühlhase (Gast)]

Konkret geht es um eine LTM90xx-14. Dessen Ausgänge schalten in 170ps 
(1,8V, max. 800MHz). Aber dessen Timings verstehe ich soweit.

Was ich hingegen suche: Wie steil muß ein Signal am Eingang(!) 
mindestens sein, damit der FPGA damit sicher was damit anfangen kann? 
Ich hätte das irgendwo unter Switching Characteristics gesucht, aber das 
wovon ich meine daß ich finde ich nicht.

Bei den anderen Dokumenten, die Xilinx zur Verfügung stellt, sieht es 
nicht besser aus, siehe hier:
https://www.xilinx.com/products/silicon-devices/fpga/artix-7.html#documentation

[ich (Gast)]

Dem FPGA sind die Anstiegszeiten ziemlich egal, solange du die Setup- 
und Hold-Zeiten einhältst (damit das klappt muss natürlich die 
Anstiegszeit noch einigermaßen steil sein...)

[Fpgakuechle K. (Gast)]

ich schrieb:
> Dem FPGA sind die Anstiegszeiten ziemlich egal, solange du die Setup-
> und Hold-Zeiten einhältst (damit das klappt muss natürlich die
> Anstiegszeit noch einigermaßen steil sein...)

Das ist die eigentliche Frage, wo ist die Flankensteilheit überhaupt von 
Relevanz?! Spontane Antwort: bei asynchronen interfacen und Latches und 
beim Taktsignal selbst. Wobei sich für letzteres diese Steilheit wohl 
nur über den zulässigen/resultierenden jitter angegeben lässt, weil das 
letzlich eine charakterisierende Eigenschaft einer Taktverteilung ist.

[Christian R. (supachris)]

Wühlhase schrieb:
> Konkret geht es um eine LTM90xx-14. Dessen Ausgänge schalten in 170ps
> (1,8V, max. 800MHz).

Wir haben den 9011-14 im Einsatz am Artix und das klappt prima. Da die 
OSERDES und ISERDES ja mehr als 1 Gibt/s können und der 9011 500MHz raus 
spuckt (DDR) muss man sich darum keine Gedanken machen. Im Prinzip kann 
man das aus der maximalen Frequenz und den Setup Hold Zeiten ableiten.