Spricht etwas dagegen, den Pad-Durchmesser und den Lötstopp im Package in der lbr fest zu legen? Konkrekt also 0.25mm Restring (bei großen Bohrungen etwas mehr) und konstant 0.1mm Lötstopp-Freistellung, egal, wie groß das Pad ist. Damit würde die Mask-Einstellung im DRC nur noch für VIAs gelten und ich könnte die auch auf Null stellen. Dann werden die wahrscheinlich teilweise abgedeckt, aber die Bohrung bleibt immer noch frei. Der Vorteil: ich kann den Abstand zwischen VIAs verringern, ohne dass der Lötstopp dazwischen zu schmal wird. Besser wäre natürlich ein DRC, der die Mindestbreite des Lötstopps prüft, aber den gibt es wohl nicht, oder?
Bauform B. schrieb: > Der > Vorteil: ich kann den Abstand zwischen VIAs verringern, ohne dass der > Lötstopp dazwischen zu schmal wird. Nix verstehen^^ Was befürchtest du passiert, wenn der Lötstopp zwischen den Vias zu schmal wird? Hat Eagle keine Einstellung für "tented vias"? Bei jedem gängigen Programm kann man die Vias mit Lötstopplack bedecken lassen. Normal kommt es beim DRC ja eher auf die Breiten und Abstände der geätzten Kupferstrukturen an und nicht auf den Lötstopplack. Zur eigentlichen Frage noch: > Spricht etwas dagegen, den Pad-Durchmesser und den Lötstopp im Package > in der lbr fest zu legen? Ja schon ... Das ist kein praktikabler Ansatz ... In etlichen Jahren Platinendesign hätte ich noch niemanden gesehen, der das machen möchte - ist also mit Sicherheit nicht notwendig und du machst irgendwas falsch.
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Mampf F. schrieb: > Was befürchtest du passiert, wenn der Lötstopp zwischen den Vias zu > schmal wird? Bei ICs mit 0.5mm Pitch hat man z.B. 0.3mm Kupfer und zweimal 0.05mm Lötstoppfreistellung, bleibt 0.1mm Lötstop stehen. Das ist manchen Leiterplattenherstellern schon zu wenig. Man hat Angst, dass sich der schmale Streifen ablöst und sich auf ein Pad legt. Bei rundem Kupfer ist das wohl nicht so kritisch, die schmalste Stelle ist ja nur sehr kurz. Aber im Prinzip... > Hat Eagle keine Einstellung für "tented vias"? Die gibt es, aber die Argumente für offene Vias überzeugen mich mehr. Es geht mir (noch) nicht um BGAs oder Bohrungen <0.3mm. > Normal kommt es beim DRC ja eher auf die Breiten und Abstände der > geätzten Kupferstrukturen an und nicht auf den Lötstopplack. Ja klar, aber siehe oben. Witzigerweise prüft Eagle auch Bestückungsdruck gegen Lötstopp. > Zur eigentlichen Frage noch: > >> Spricht etwas dagegen, den Pad-Durchmesser und den Lötstopp im Package >> in der lbr fest zu legen? > > Ja schon ... Das ist kein praktikabler Ansatz Warum? Der Mehraufwand pro Package ist doch minimal, zumindest, wenn man stur +0.1mm für den Lötstopp nimmt. Die Pad-Abmessungen muss ich doch sowieso individuell festlegen? > ... In etlichen Jahren > Platinendesign hätte ich noch niemanden gesehen, der das machen möchte - > ist also mit Sicherheit nicht notwendig und du machst irgendwas falsch. Naja, "notwendig" wäre mir egal, Hauptsache es gibt keine Probleme. Wie macht man das denn mit einem professionellen CAD-Programm?
Bauform B. schrieb: >> Was befürchtest du passiert, wenn der Lötstopp zwischen den Vias zu >> schmal wird? > > Bei ICs mit 0.5mm Pitch hat man z.B. 0.3mm Kupfer und zweimal 0.05mm > Lötstoppfreistellung, bleibt 0.1mm Lötstop stehen. Ah okay, du meinst also SMD Pads und nicht Vias? Bauform B. schrieb: >> ... In etlichen Jahren >> Platinendesign hätte ich noch niemanden gesehen, der das machen möchte - >> ist also mit Sicherheit nicht notwendig und du machst irgendwas falsch. > > Naja, "notwendig" wäre mir egal, Hauptsache es gibt keine Probleme. Wie > macht man das denn mit einem professionellen CAD-Programm? Man lässt alles auf Default^^ Ich hatte mich da noch nie um Lötstopplack zwischen den Pins gekümmert und immer mit Default-Werten gearbeitet. Manchmal waren Lötstopplack-Stege auf der Platinee - manchmal nicht. Probleme hatte ich dadurch nicht. Wenn es um maschinelle Bestückung oder um Bestückung mit Lötpaste + Reflow geht, dann werden Lötpastenschablonen produziert und die schaffen die Stege auf jeden Fall, da sie gelasert werden. Ich muss dich nochmal fragen ... Welches Problem hast du genau? :) > Warum? Der Mehraufwand pro Package ist doch minimal, zumindest, wenn > man stur +0.1mm für den Lötstopp nimmt. Also KiCad zB kann global die clearances einstellen für die Lötstoppmaske - man kann die globalen Settings aber auch in den Footprints "überschreiben". Geht beides ... Wie gemeint, hab bisher immer alles auf Default gelassen und bisher nur einen Fall gehabt, wo ich die Clearance für den Lötstopplack im Bauteil "überschreiben" musste. Das war ein SO8 mit exposed Pad und im Datenblatt stand, wo Lötstopp sein muss und wo nicht.
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Mampf F. schrieb: > Geht beides ... Wie gemeint, hab bisher immer alles auf Default gelassen Noch nicht mal das - ich habe noch nie spezielle Angaben für den Lötstopp gemacht, jedenfalls nicht für die Feld, Wald und Wiesen-Pads. Spezielles wie Exposed Pads kann ich auf einem Layer für den Lötstopp regeln. Zitat aus meinem Begleitschreiben für den Fertiger: "Masken haben nominelle Padgroessen, Zugaben fuer Loetstopplack usw. sind vom Hersteller zuzugeben." Damit hatte ich bei hunderten LP noch nie Probleme. Die Theorie ist dass der Hersteller am besten weiss was seine Technologie erfordert, das war schon beim Siebdruck so und ist bei Photomasken nicht anders, bloss die Zugaben haben sich geändert. Auf diese Art bekomme ich auch die optimale Lötstoppmaske, die der Hersteller kann, wenn dann irgendwo kein Steg ist dann geht das eben sowieso nicht. Georg
Mampf F. schrieb: > Bauform B. schrieb: >>> Was befürchtest du passiert, wenn der Lötstopp zwischen den Vias zu >>> schmal wird? >> >> Bei ICs mit 0.5mm Pitch hat man z.B. 0.3mm Kupfer und zweimal 0.05mm >> Lötstoppfreistellung, bleibt 0.1mm Lötstop stehen. > > Ah okay, du meinst also SMD Pads und nicht Vias? Beides, z.B. geht es um den minimalen Abstand SMD Pad <> Via und natürlich Via <> Via. >> Wie macht man das denn mit einem professionellen CAD-Programm? > > Man lässt alles auf Default^^ An der Stelle macht die Null mehr vor dem Komma (beim Preis) eben doch einen Unterschied ;) > Wenn es um maschinelle Bestückung oder um Bestückung mit Lötpaste + > Reflow geht, dann werden Lötpastenschablonen produziert und die schaffen > die Stege auf jeden Fall, da sie gelasert werden. Um die Schablonen mache ich mir keine Gedanken, die Daten muss sowieso jemand individuell bearbeiten. > Ich muss dich nochmal fragen ... Welches Problem hast du genau? :) Ich verstehe so gut wie keine Voreinstellung in Eagle. Praktisch alle mitgelieferten Bauteile sind "seltsam", bis auf DIL-Gehäuse und den 0207-Widerstand habe ich nie eins benutzt. Das erste Problem ist, dass die Pads und Lötstopp je nach DRC-Einstellung größer oder kleiner werden -- auch, wenn man sie im Package festgelegt hat. Nach jahrelangem rumprobieren, in jeder Platine wieder von vorn, habe ich alle Pads im Package definiert und im DRC 0.1mm Restring eingestellt. Damit war das geklärt. Beim Lötstopp habe ich bis gestern noch die Eagle-Mimik benutzt. Auf der aktuellen Platine gibt es eine Stelle mit (zu) vielen Vias. Deshalb wollte ich die Lötstoppfreistellung für Vias auf Null reduzieren, aber das geht in Eagle nicht. Außer, man definiert alles im Package. Dann beeinflussen die DRC-Einstellungen nur noch die Vias. > Also KiCad zB kann global die clearances einstellen für die > Lötstoppmaske - man kann die globalen Settings aber auch in den > Footprints "überschreiben". "überschreiben" geht in Eagle eben nur in einer Richtung, die DRC-Reglen haben Priorität :( > Wie gemeint, hab bisher immer alles auf Default gelassen > und bisher nur einen Fall gehabt, wo ich die Clearance für den > Lötstopplack im Bauteil "überschreiben" musste. Das war ein SO8 mit > exposed Pad und im Datenblatt stand, wo Lötstopp sein muss und wo nicht. So muss man es in Eagle eben für jedes Bauteil machen. Die globale Einstellung der Pad-Größe funktioniert ja für SMD sowieso nicht. Und dass ein THT-Bauteil auf verschiedenen Platinen unterschiedlich große Pads braucht, scheint mir eine ziemlich exotische Forderung zu sein. georg schrieb: > Auf diese Art bekomme ich auch die optimale Lötstoppmaske, die der > Hersteller kann, wenn dann irgendwo kein Steg ist dann geht das eben > sowieso nicht. Mir ist mal das Gegenteil passiert. Bei einem 0.5mm-IC habe ich alle Pads im Block frei gestellt. Die Platine kam trotzdem mit sauberen Stegen zwischen den Pads. War wohl eine Technologie-Demo zu Werbezwecken :)
Bauform B. schrieb: >> Also KiCad zB kann global die clearances einstellen für die >> Lötstoppmaske - man kann die globalen Settings aber auch in den >> Footprints "überschreiben". > > "überschreiben" geht in Eagle eben nur in einer Richtung, die DRC-Reglen > haben Priorität :( Hmm, war das schon immer so? Seit V5 hab ich quasi nicht mehr mit Eagle gearbeitet und die 15 Jahre davor ist mir das nicht aufgefallen. Das ist doch ein No-Go, dass der DRC das layout in irgendeiner Weise beeinflusst! Schau dir mal KiCad an ;-)
Mampf F. schrieb: > Das ist doch ein No-Go, dass der DRC das layout in irgendeiner Weise > beeinflusst! Das macht auch kein anderes CAD-Programm, nur Eagle zerschiesst auf diese Art manche Layouts zur völligen Unbrauchbarkeit. Aber Eagle-User lieben solche Besonderheiten. Üblicherweise liefert eine DRC-Prüfung Fehlermeldungen, ändert aber NIEMALS das Layout. Das wurde hier übrigens schon öfter thematisiert, aber ohne Ergebnis, und Autodesk kratzt das sowieso nicht im geringsten. Georg
georg schrieb: > Mampf F. schrieb: >> Das ist doch ein No-Go, dass der DRC das layout in irgendeiner Weise >> beeinflusst! > > Das macht auch kein anderes CAD-Programm, nur Eagle zerschiesst auf > diese Art manche Layouts zur völligen Unbrauchbarkeit. Aber Eagle-User > lieben solche Besonderheiten. > > Üblicherweise liefert eine DRC-Prüfung Fehlermeldungen, ändert aber > NIEMALS das Layout. Ja, ich bin absolut schockiert! Das alleine wäre ein Grund niemals wieder mit Eagle zu arbeiten. Wenn das Feature gewünscht ist, sollte das in einen Advisor oder so etwas ausgelagert werden. > Das wurde hier übrigens schon öfter thematisiert, aber ohne Ergebnis, > und Autodesk kratzt das sowieso nicht im geringsten. Gibt es das schon immer?
Angehängte Dateien:
-
leiton-loetstopp.png
25 KB
Jetzt hab' ich bei LeitOn eine vernünftige Erklärung zu Lötstopp-Stegen gefunden, siehe oben. Eigentlich ist das Prinzip ja klar, aber nur LeitOn wagt es, Zahlen zu nennen, sehr schön. Mampf F. schrieb: > Das ist doch ein No-Go, dass der DRC das layout in irgendeiner Weise > beeinflusst! Ich versuche mal, das schön zu reden ;) Es gibt eine globale Einstellung für den Restring, die deckt mit min./max. und Prozent vom Bohrdurchmesser die meisten Fälle ab, das passt schon. Der DRC kann normalerweise gegen den min.-Wert prüfen. Also gibt es praktischerweise nur ein gemeinsames Eingabefeld. Als Bonus gibt es keine DRC-Fehler wegen zu kleinem Restring. Naja... Ich glaube, dieses "Feature" stammt aus der Zeit, als man noch Speicher sparen musste. Und weil man keine Funktionen rauswerfen darf, ist es immer noch drin (das wiederum finde ich vernünftig). Wir sollten übrigens Cadsoft-Eagle und Autodesk-Eagle unterscheiden. Schön langsam werden das zwei verschiedene Programme. > Schau dir mal KiCad an ;-) Das mach ich schon, warte nur, bis ich da was zum meckern finde ;)
Bauform B. schrieb: >> Schau dir mal KiCad an ;-) > Das mach ich schon, warte nur, bis ich da was zum meckern finde ;) Da wirst du genug finden xDDD Man gewöhnt sich irgendwann daran ... Falls du es dir anschaust, schalte bitte gleich den Layout-Teil auf OpenGL Modus, dann wirst du dir viel Flucherei sparen ;-)
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