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Verilog Reduction AND
Gast
#5452542
Hallo zusammen, als Verilog-Newbie (ich beschreibe meine FPGA-Schaltungen in VHDL) bin ich über einen Reduction-Operator gestolpert. Jetzt habe ich eine Frage dazu. Bedeutet ein Reduction-AND, dass ein Vektor "mit sich selbst" ver-undet wird? Also, dass über alle Bits des Vektors eine UND-Verknüpfung gebildet wird? Danke im voraus für alle Antworten Gruß freduardo
Gast
#5452558
Der erste Eintrag auf Google, 15 Sekunden, schon traurig: https://class.ee.washington.edu/cadta/verilog/reduction.html freduardo schrieb: > Bedeutet ein Reduction-AND, dass ein Vektor "mit sich selbst" ver-undet > wird? Also, dass über alle Bits des Vektors eine UND-Verknüpfung > gebildet wird? ja. Gibt's in VHDL (eigentlich, bzw. mit VHDL 2008) auch:
Das kann bloss (immer noch) kein (mir bekanntes) Synthesewerkzeug ...
Gast
#5452599
Googler schrieb: > Der erste Eintrag auf Google, 15 Sekunden, schon traurig: > https://class.ee.washington.edu/cadta/verilog/reduction.html Danke für den Link. Ich habe natürlich zuerst gegoogelt, nur habe ich nach "verilog reduction AND" gesucht und die von Dir gepostete Seite nicht gefunden.
Gast
#5454771
Markus F. schrieb: > Gibt's in VHDL (eigentlich, bzw. mit VHDL 2008) auch: In der vor-VHDL-2008-Ära habe ich immer and_reduce bzw. or_reduce aus der Synopis-Lib eingebunden:
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