Forum: FPGA, VHDL & Co. Verilog Reduction AND


von freduardo (Gast)


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Hallo zusammen,

als Verilog-Newbie (ich beschreibe meine FPGA-Schaltungen in VHDL) bin 
ich über einen Reduction-Operator gestolpert. Jetzt habe ich eine Frage 
dazu.

Bedeutet ein Reduction-AND, dass ein Vektor "mit sich selbst" ver-undet 
wird? Also, dass über alle Bits des Vektors eine UND-Verknüpfung 
gebildet wird?


Danke im voraus für alle Antworten

Gruß freduardo

von Googler (Gast)


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Der erste Eintrag auf Google, 15 Sekunden, schon traurig:
https://class.ee.washington.edu/cadta/verilog/reduction.html

von Markus F. (mfro)


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freduardo schrieb:
> Bedeutet ein Reduction-AND, dass ein Vektor "mit sich selbst" ver-undet
> wird? Also, dass über alle Bits des Vektors eine UND-Verknüpfung
> gebildet wird?

ja.

Gibt's in VHDL (eigentlich, bzw. mit VHDL 2008) auch:
1
sig <= and(vector);

Das kann bloss (immer noch) kein (mir bekanntes) Synthesewerkzeug ...

von freduardo (Gast)


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Googler schrieb:
> Der erste Eintrag auf Google, 15 Sekunden, schon traurig:
> https://class.ee.washington.edu/cadta/verilog/reduction.html

Danke für den Link.
Ich habe natürlich zuerst gegoogelt, nur habe ich nach "verilog 
reduction AND" gesucht und die von Dir gepostete Seite nicht gefunden.

von Duke Scarring (Gast)


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Markus F. schrieb:
> Gibt's in VHDL (eigentlich, bzw. mit VHDL 2008) auch:
In der vor-VHDL-2008-Ära habe ich immer and_reduce bzw. or_reduce aus 
der Synopis-Lib eingebunden:
1
library ieee;
2
use ieee.std_logic_1164.all;
3
use ieee.std_logic_misc.or_reduce; -- by synopsis
4
use ieee.numeric_std.all;
5
...
6
status_ok <= not or_reduce( error_bits( 15 downto 0));

Duke

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