Verilog Reduction AND

Der erste Eintrag auf Google, 15 Sekunden, schon traurig:
https://class.ee.washington.edu/cadta/verilog/reduction.html

Googler schrieb:
> Der erste Eintrag auf Google, 15 Sekunden, schon traurig:
> https://class.ee.washington.edu/cadta/verilog/reduction.html

Danke für den Link.
Ich habe natürlich zuerst gegoogelt, nur habe ich nach "verilog 
reduction AND" gesucht und die von Dir gepostete Seite nicht gefunden.

Markus F. schrieb:
> Gibt's in VHDL (eigentlich, bzw. mit VHDL 2008) auch:
In der vor-VHDL-2008-Ära habe ich immer and_reduce bzw. or_reduce aus 
der Synopis-Lib eingebunden:

1

library ieee;

2

use ieee.std_logic_1164.all;

3

use ieee.std_logic_misc.or_reduce; -- by synopsis

4

use ieee.numeric_std.all;

5

...

6

status_ok <= not or_reduce( error_bits( 15 downto 0));

Duke