EXTAL schrieb:
> Allerdings verstehe ich nicht, wie ich den
> Controller zu konfigurieren habe, um auf den Externen Takt zu
> verzichten. Entweder ich interpretiere das falsch, oder man lässt ihn
> einfach weg und konfiguriert die beiden Anschlüsse als Port.
Nein, du interpretierst das richtig. Einfach auf Ports stellen und gut.
> Ich verstehe es jedenfalls so, dass alle internen Clocks durch
> unterschiedliche Teiler die entsprechenden Taktfrequenzen aus dem
> externen Clock generieren. Und in dieser Hinsicht würde er doch ohne
> Taktquelle nicht laufen. Hat damit jemand Erfahrung?
Das jedoch verstehst du falsch.
Die "internen clocks" laufen nach Reset auf den internen Oszillatoren
(LOCO/MOCO/HOCO) und werden erst bei Bedarf auf ext. Quarz Clock
umgeschaltet. Falls der mal ausfallen sollte gibt es auch noch eine
Schaltung die in dem Fall zurück auf die int. Oszillatoren wechselt
("Oscillation stop detection circuit").
siehe Kapiel 9.2.2 Clock Source Control Register (SCKSCR)
"The SCKSCR register selects the clock source for the system clock.
(System clock (ICLK), Peripheral module clocks (PCLKA, PCLKB, PCLKC, and
PCLKD),
Flash interface clock (FCLK), External bus clock (BCLK)))
The bits SCKSCR.CKSEL[2:0] select from one of the following sources:
- Low-speed on-chip oscillator (LOCO)
- Middle-speed on-chip oscillator (MOCO) - DEFAULT CKSEL[2:0]=001b
MOCO
- High-speed on-chip oscillator (HOCO)
- Main clock oscillator (MOSC)
- Sub-clock oscillator (SOSC)
- PLL circuit.
Im Diagramm "Figure 9.1 Clock generation circuit block diagram" auf
Seite 132 erkennt man auch noch gut die Clock-Verteilung sowie Teiler
und Multiplier(PLL).
http://www.renesas.com/en-us/doc/products/renesas-synergy/doc/r01um0002eu0130-synergy-s3a7.pdf
