Hallo Forumgemeinde, ich hatte die letzten Tage die Möglichkeit mein Design bzgl. CPU und DDR3L durch einen Compliance Test durchlaufen zu lassen. Bei dem Speicher handelt es sich um DDR3L - 800 (Low Voltage, 400MHz). Beim ersten Anhieb hat mein Design erstaunlich viele Messungen mit "passed" absolviert im Bereich der elektrischen und zeitlichen Tests. Bei den Messungen wurden 3 Probes wie folgt angeschlossen: 1x Probe für DQS0 (diff. pair), 1x Probe DQ0(Data0, single end) und Clock (diff. pair). Alles bestanden bis auf zwei Messungen. Die werden als Überprüfung der Pre- und Postamble bezeichnet. Hierbei werden Zeiten zum Vergleich zwischen Clock-Flanke und Daten-Flanke gemessen (tWPRE u. tWPST). Im Datenblatt des jeweiligen Speichers sind diese Zeiten auch hinterlegt und haben ein Minimum von 0,5ns. Kann mir jemand genaueres über diese Zeiten erlären und wie relevant diese zum Bestehen eines Compliance Tests sind? Ich kann mir auch vorstellen, dass ich auch einige Tests nicht genau betrachten muss, denn ich habe den Speicher eh sehr langsam mit 400MHz im Betrieb. Danke und Gruß DDR-Tester
Hmm scheint ja was seltenes zu sein.... dieser Compliance Test.
Redest du wirklich über die "Clock" Flanke, oder DQS? DQ0 ist ja synchron zu DQS
DDR-Tester schrieb: > Hmm scheint ja was seltenes zu sein.... dieser Compliance Test. Na ja, all zu viele Leute müssen sowas tatsächlich nicht nachmessen, weil man sich beim Bau von DDR3 Systemen oft auf fertige Lösungen verlässt. Dazu kommt, dass du von einem konkreten Datenblatt sprichst, aber es nicht verlinkst. Jeder, der nachschauen will, wird etwas andere Werte finden als du (weil er bei anderen Datenblättern landet). Und zu guter letzt kommt noch dazu, dass du die Datenblattangabe wahrscheinlich falsch verstanden hast und damit eine fehlerhafte Interpretation vorgibst. Die muss man erst mal widerlegen, ehe man zu der eigentlichen Frage kommt. Und das macht die Antwort irgendwie undankbar. Konkret meine ich damit DDR-Tester schrieb: > Hierbei werden Zeiten zum Vergleich > zwischen Clock-Flanke und Daten-Flanke gemessen (tWPRE u. tWPST). Im > Datenblatt des jeweiligen Speichers sind diese Zeiten auch hinterlegt > und haben ein Minimum von 0,5ns. Das sehe ich anders. tWPRE und tWPST werden nicht zwischen Clock und Daten gemessen sondern alleine an DQS. Und eine Angabe von 0,5ns wirst du dabei auch selten finden. Betrachten wir mal dieses Datenblatt von Mircon: https://www.micron.com/~/media/documents/products/data-sheet/dram/ddr3/1gb_1_35v_ddr3l.pdf Auf S. 78 ist für tWPRE 0,9 CK und für tWPST 0,3 CK angegeben. Das bedeutet nicht 0,9ns (bzw. 0,3ns) relativ zur Clock. Sondern es bedeutet, dass die Preamble mindestens 0,9 Taktzyklen lang sein muss und die Postamble mindestens 0,3 Taktzyklen. Das sind die minimalen Werte, die typischen Werte wären 1 Clk bzw. 0,5 Clk. Jetzt zur eigentlichen Frage - wie kritisch sind diese Parameter. Wenn du ein spec-konformes System bauen willst, dann must du die Werte natürlich einhalten. Wenn du ein wenig toleranter bis (hauptsache das System läuft irgendwie) dann kämen die meisten ICs wohl auch noch mit etwas kürzeren Zeiten aus. Aber irgendwann ist natürlich Schluss. Ich habe schon (fehlerhafte) Systeme gesehen, bei denen es zu Datenfehlern kam, weil die Preamble nur 0,5 CLK lang war.
Achim S. schrieb: > Na ja, all zu viele Leute müssen sowas tatsächlich nicht nachmessen, > weil man sich beim Bau von DDR3 Systemen oft auf fertige Lösungen > verlässt. Die meisten machen es einfach nicht, weil es vergessen/vernachlässigt oder als nicht notwendig oder zu teuer angesehen wird. Man kann sich im Embedded Design zu gut wie nicht auf fertige Lösungen verlassen. Meist ist das Referenzdesign für eine 10mal größere Platine designed und der Stack absolut vereinfacht und praxisuntauglich. Ich bezweifel, dass nach einer entsprechenden Bewertung/Risikobetrachtung viel mehr Entwickler mit dem Thema der Compliance-Messung vertraut sein müssten. Nach meiner Erfahrung ist es aber kaum einer. Dazu muss man sagen, dass eine Aussage zur "Compliance" eigentlich nur mit einem automatisiertem Testsuite möglich ist. Achim S. schrieb: > Ich habe > schon (fehlerhafte) Systeme gesehen, bei denen es zu Datenfehlern kam, > weil die Preamble nur 0,5 CLK lang war. Aus Interesse: Wie hast du dargestellt, dass die Fehler genau aus diesem Grund fehlerhaft übertragen wurden und nicht wegen eines anderen Timing-Mismatches, dass du im entsprechenen Testaufbau genau in diesem Moment garnicht tracken konntest?
Mad schrieb: > Die meisten machen es einfach nicht, weil es vergessen/vernachlässigt > oder als nicht notwendig oder zu teuer angesehen wird. Oder weil das Equipment schlicht nicht vorhanden ist. Unser schnellstes Scope hat 5GHz, der schnellste Tastkopf 1GHz. Von diesem Tastkopf ist ein Einzelstück vorhanden. Der Reset sind passive Tastköpfe mit 400MHz Bandbreite. Wie soll man da irgenwelche Zeiten nachmessen?
DDR3 geplagter schrieb: > Oder weil das Equipment schlicht nicht vorhanden ist. Unser schnellstes > Scope hat 5GHz, der schnellste Tastkopf 1GHz. Von diesem Tastkopf ist > ein Einzelstück vorhanden. Der Reset sind passive Tastköpfe mit 400MHz > Bandbreite. > > Wie soll man da irgenwelche Zeiten nachmessen? Argumente sammeln. (Qualität, Kundennutzen blabla). Vorher Angebot einholen. Evtl. Investition rechnerisch darstellen. Dem Chef vortragen. Sich dafür stark machen, das so etwas wichtig ist. Wenn der Entwickler nicht die Gründe für Messgeräte liefert wird es niemand anderes tun. Aber stimmt schon... bei machen Firmen geht sowas leichter bei manchen garnicht...
Mad schrieb: > Argumente sammeln. (Qualität, Kundennutzen blabla). Vorher Angebot > einholen. Evtl. Investition rechnerisch darstellen. Dem Chef vortragen. > Sich dafür stark machen, das so etwas wichtig ist. Rein Interessehalber: Was wäre überhaupt für ein Scope nötig? Ich vermute mal, man bräuchte min. 5GHz Bandbreite. Und entsprechende Tastköpfe, und Differenztastköpfe für LVDS. Wenn ich das als Compliance-Messgerät für USB-3 oder so verkaufen kann, hätte ich vielleicht eine Chance. Aber nicht bei 30k€.
Da ist sicher ein sowas wie ein DPO70000 von Tek nötig, wofür schnell deutlich >50k fällig werden. Besonderes interessant ist dabei natürlich auch noch die Frage der Kontaktierung der Signale, wenn diese idR in Mulilayern auf die Innenlagen verteilt werden.
DDR3 geplagter schrieb: > Rein Interessehalber: > Was wäre überhaupt für ein Scope nötig? > > Ich vermute mal, man bräuchte min. 5GHz Bandbreite. Und entsprechende > Tastköpfe, und Differenztastköpfe für LVDS. > > Wenn ich das als Compliance-Messgerät für USB-3 oder so verkaufen kann, > hätte ich vielleicht eine Chance. Aber nicht bei 30k€. Angebot einholen und Anforderungen definieren! DDR3, DDR4, ..?? Es sind Oszi, verschiedene Tastköpfe und (!) eine Testapplikation auf dem Oszi notwendig. Wenn man es clever anstellt, kann man für USB3 Investitionen mitnutzen. Auf jeden Fall kommen für USB3 weitere Dinge hinzu (z.B. das Testboard zur Kontaktierung an den DUT bzw. Terminierung.) Für USB3-Compliance muss die Bandbreite meines Wissens deutlich größer 5 GHz sein. Sowas kann man hier schlecht im Forum klären, sondern indem man verschiedene Hersteller kontaktiert. Wenn es wirklich um DDR3 und USB3 geht, werden es mehr als 30T €... Oder extern je nach Projekt machen lassen? Besser als garnichts zu machen.
MicNic schrieb: > Da ist sicher ein sowas wie ein DPO70000 von Tek nötig, > wofür schnell deutlich >50k fällig werden. Exakt. Auf dem Gerät hat man (richtige Bandbreite vorrausgesetzt), dann einee gute Basis für weitere Compliance-Testsuites die man in Zukunft benötigt. So groß wie ein Röhrenfernseher und so laut wie eine Turbine. Besser gleich noch Einzelarbeitsplatz beantragen ;) > Besonderes interessant ist dabei natürlich auch noch die Frage > der Kontaktierung der Signale, wenn diese idR in Mulilayern > auf die Innenlagen verteilt werden. Genau. Für USB3 ist sehr simpel da die Toolsuites eigentlich Plug-and-Play sind. Die USB-Org macht hier gute Arbeite und definiert "zugelassene" herstellerspezifische Testumgebungen. Die Adaptierung wird dann auf einem Testboard gemacht. Für DDR sieht die sache schon anders aus. Hierfür gibt es Interposer, die zwischen RAM und Board gelötet werden. Eine Beeinflussung dadurch ist natürlich immer ein wenig gegeben. Die Interposer kosten aber auch gut Geld.
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.