Hi, Weiß jemand wie man im Altium Designer Via Stiching durch mehrere GND Planes macht, wo aber auch eine Power Plane dazwischen liegt? Die Layers sind so aufgebaut: GND-POWER-GND-GND. Wenn auf der Power Plane ein Ausschnitt mache, dann funktioniert dort Via Stiching, wenn nicht, dann kommt immer die Meldung "Unable to add any stiching vias to GND net". Die Vias müssten ja einfach durch die Power Plane durch mit genügend Clearance? Grüsse Bert
Bert S. schrieb: > Wenn auf der Power Plane ein > Ausschnitt mache, dann funktioniert dort Via Stiching, wenn nicht, dann > kommt immer die Meldung "Unable to add any stiching vias to GND net". Wie, "wenn nicht"? Ich verstehe Dein Problem nicht: Du definierst einen Bereich und es geht. Was willst Du noch? Was GENAU machst Du, das nicht geht?
Gast
#5537745
Das Problem ist, wenn die andere Plane gefüllt ist, kann Altium diese nicht mit den vias durchdringen. Ich hab dazu immer als workaround diese Planes auf outline gestellt, Stichting gemacht und wieder auf fill.
Gast
#5537885
Probiers mal mit einem Polygon anstatt eines Fills. Ich weiß noch nicht ob es ein Bug oder ein Feature ist, aber anscheinend mag Altium keine Fills zernageln.
Gast
#5537924
Wühlhase schrieb: > Probiers mal mit einem Polygon anstatt eines Fills. Es gab früher die Methode eine ganze Lage als Cu-Plane zu definieren, ohne dass die Bestandteil des Netzwerks war, aber das ist längst obsolet. Das gab es nur um Rechenleistung zu sparen. Echter Bestandteil des Layouts sind gerenderte Polygone. Da werden Vias selbstverständlich freigestellt, wenn sie zu einem anderen Netz gehören. Georg
Gast
#5538022
georg schrieb: > Wühlhase schrieb: >> Probiers mal mit einem Polygon anstatt eines Fills. > > Es gab früher die Methode eine ganze Lage als Cu-Plane zu definieren, > ohne dass die Bestandteil des Netzwerks war, aber das ist längst > obsolet. Das gab es nur um Rechenleistung zu sparen. Wenn es das gab müßte es noch da sein, soweit ich weiß hat Altium keine alten Funktionen entfernt. Ansonsten sind Power Planes doch ganze Cu-Lagen. Denen muß man zwar ein Netz zuweisen (wie soll es auch anders sein, Altium sollte schon wissen ob da GND oder 5V anliegen sollen), wenn ein netzfremdes Via durchgenagelt wird baut Altium automatisch etwas Abstand ein, netzzugehörige Vias werden angeschlossen.
Gast
#5538067
Bert S. schrieb: > Weiß jemand wie man im Altium Designer Via Stiching durch mehrere GND > Planes macht, wo aber auch eine Power Plane dazwischen liegt? Die Layers > sind so aufgebaut: GND-POWER-GND-GND. Wenn auf der Power Plane ein > Ausschnitt mache, dann funktioniert dort Via Stiching, wenn nicht, dann > kommt immer die Meldung "Unable to add any stiching vias to GND net". > Die Vias müssten ja einfach durch die Power Plane durch mit genügend > Clearance? Shelve alle Polygone, die nicht GND sind, mache dnn das Via Stitching, und restore dann die restlichen Polygone wieder. Tools -> Polygon Pours -> Shelve bzw Restore fchk
Gast
#5538175
Wühlhase schrieb: > wenn ein netzfremdes Via > durchgenagelt wird baut Altium automatisch etwas Abstand ein Keine Ahnung ob das stimmt, der TO behauptet jedenfalls dass nicht, deswegen fragt er ja. Ich habe nur darauf geantwortet; ob Altium das jetzt kann oder nicht habe ich nicht nachgeprüft, werde ich auch nicht. Wenn du recht hast, liegt der TO falsch und sein Problem existiert nicht. Schlagt euch aber ohne mich. Georg
Ein Fill ist in Altium eine Kupferfläche. Das kann man z.B. nutzen, um an einzelnen SMD Pads die Thermals zu übermalen (Ich nutze sie z.B. in Wirelaid Platinen um die Kupfereinlagen zu markieren, eben weil sie nicht unterbrochen werden ist es unmöglich, daß Vias "aus versehen" beim routen durchs push and shove hineingedrückt werden). Dort wird stur das Kupfer langgebügelt, wenn ein fremdes Netz hineinragt gibt es einen Kurzschluss. Hier musst du mit Polygonen arbeiten. Außerdem hast du die Möglichkeit, eine Innenlage als internal Plane zu definieren. Das stammt noch aus der Anfangszeit des Digitalen Layouts, als jedes zu versendende Byte weniger Kosten und Zeit sparte. Dabei wird eine "negative" Lage erstellt, in welcher sich nur Löcher (Für nicht angeschlossene Durchkontaktierungen), Thermals (für angeschlossene THT Bauteile) und Isoliergräben zum Trennen unterschiedlicher Netze befinden, sonst nichts, vor allem keine Leiterzüge. Man kann dies auch heute noch verwenden, mit Polygonen ist man jedoch flexibler.
Gast
#5538685
Ah...also doch ein Feature, das Altium Fills nicht zernagelt. Gut zu wissen. :)
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