Hallo allerseits Ich brauche mal Rat von ein paar alten Hasen. Ich will einen AD-Wandler mit einem FPGA-Board verbinden. (AD-Wandler: LTM9011-14, https://www.farnell.com/datasheets/1905891.pdf FPGA-Board: TE0711/12/13 von Trenz, alle mit Arctix-7) Jetzt will der ADW mit Takt versorgt werden an seinen ENC-Eingängen, wobei die Signalqualität am ENC erheblichen Einfluß auf das Rauschen hat. Benötigt werden 500MHz um die Samplerate (125MS/s) auszureizen. Jetzt hab ich einen anscheinend passenden Taktgeber gefunden (SiTime SiT3822 https://www.digikey.de/product-detail/de/sitime/SIT3822AI-2C-25EB/SIT3822AI-2C-25EB-ND/5090944) der auch schön wenig Jitter hat, dieser kann aber nicht den AD-Wandler UND den FPGA befeuern. Soviel zur Ausgangslage, Fragen: 1. So ziemlich jeder Clocksplitter-IC, den ich gefunden habe, erhöht den Jitter gewaltig, jedenfalls im Vergleich zum Taktgeber. Meine Idee war, einen Verstärker (z.B. SN65LVDx10x, http://www.ti.com/lit/ds/symlink/sn65lvdt100.pdf) dicht hinter den AD-Wandler zu packen, so daß ich sowohl den AD-Wandler als auch den Verstärker parallel betreibe, allerdings mit beide Schaltkreise mit denselben Widerständen terminiere. Der FPGA wird dann vom Verstärker aus gespeist. Da ich mit "nur" 500MHz arbeite, der Verstärker aber für 2GHz gemacht ist hoffe ich, daß die Phasenverschiebung nicht so groß ist daß Takt und Daten an den Eingängen des FPGA auseinanderdriften. Wie schätzt ihr das ein? Gängige Praxis, unüblich aber Aussicht auf Erfolg oder Murks von vornherein? Ich hab mit solchen Signalen noch nie gearbeitet und mir fehlt-abseits von der Theorie-praktische Erfahrung damit. 2. Der AD-Wandler ist am ENC-Eingang, wo der Takt anliegt, nicht terminiert. Da ist zwar eine Thevenin-Beschaltung dran (Datenblatt S.25, Fig 10), aber der wird sicher nicht mit Widerständen im kOhmbereich terminiert. In Fig 13 auf der gleichen Seite steht, daß man mit einem LVDS-Signal (was mein Taktgeber ja liefert) zwei Kondensatoren 100nF (ich staune daß das so viel ist) seriell vor die ENC-Eingänge legen soll. Auch hier keine Terminierung. Ist das so üblich, daß man die Terminierung dem Schaltungsentwickler überläßt? Ich hätte erwartet daß die Hersteller im Sinne von der wir-machen-das-schon-für-dich-Art, die ich bei vielen Datenblättern beobachte, Terminierungswiderstände im Bauteil verschwinden lassen. Allzumal da schnell Leitungslängen zusammenkommen, die gut in der Nähe der TEL liegen. Für guten Rat bin ich dankbar :)
Wühlhase schrieb: > dieser kann aber nicht den AD-Wandler > UND den FPGA befeuern. Warum eigentlich nicht? Ein gemeinsamer Takt eliminiert einen ganzen Haufen Probleme. Georg
Der Taktgeber kann nur 36mA liefern, das reicht-soweit ich das sehe-für eine 50Ω-Senke. Nicht für zwei. Und ein bisschen Platz wollte ich zwischen FPGA-Board und AD-Wandler schon lassen. Wobei mir beim Schreiben gerade einfällt: Wie splittet man so ein Signal eigentlich ohne einen Impedanzsprung zu haben?
Wühlhase schrieb: > das reicht-soweit ich das sehe-für > eine 50Ω-Senke. Nicht für zwei Terminiert wird am Ende. Eine Taktleitung am ADC vorbei zum FPGA oder umgekehrt braucht keine 2. Terminierung, nur müssen Abzweigungen möglichst kurz sein, das sollte aber ein leicht lösbares Layout-Problem sein. Bei PCI-Anschlüssen auf Motherboards geht auch der Takt von Stecker zu Stecker, da ist eben genau spezifiziert wie die Leitungen auszusehen haben, z.B. die Länge auf den Einsteckkarten. Meiner Ansicht nach ist es ein leichtes einen Takt zu verlegen von der Quelle zu IC1 und IC2, wobei die Anschlüsse an IC1 nur mm lang sind. Du kannst aber natürlich anderer meinung sein, dann musst du halt den nötigen Aufwand für Taktverteilung treiben. Georg
Das funktioniert so, wenn ich dem ADC wie im Datenblatt angegeben zwei Kondensatoren spendiere? Wenn das so ist, dann werd ich das so machen.
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