Vector Table Offset setzen: Nur multiple of 0x200 ?

Ist das nicht ein Cortex-M3?

In dessen ARM Architekture Reference Manual geht VTOR bis Bit 7, d.h. es 
wäre  ein Alignment auf 128 Byte nötig.

Es könnte sein das ST da aus dem falschen oder veraltetem Dokument 
abgeschrieben hat. Ähnlichees habe ich in NXP Doku gefunden.

Hehe, und ich hab gelesen, dass das auchnoch/zusätzlich von der Länge 
der IVT abhängig ist.
Um die Länge der IVT zur nächsten 2er Potenz muss aligned werden.

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.dui0552a/Ciheijba.html

(Der Begleittext unter der Tabelle)

Bit 6..0 sind reserved, bei JEDEM M3.
Wenn eine Implementierung mehr Einträge hat als 128Byte (also 32 
Einträge), dann wird der Offset noch größer.

Son STM32 mit M3 Kern hat ja schonmal gut und gerne 100 IRQ Quellen und 
somit Einträge.

0x200 = 512/4 = 128 Einträge oder weniger

Jim M. schrieb:
> In dessen ARM Architekture Reference Manual geht VTOR bis Bit 7, d.h. es
> wäre  ein Alignment auf 128 Byte nötig.

Gnarf. Im Kapitel B1.5.3 "The vector table" steht das mit dem Alignment 
genauer drin, und für "lange" Vector Tabellen muss das die nächst 
größere 2-er Potenz sein - 128 Byte ist nur das Minimum.

Praktisch jeder Cortex-M3 hat mehr als 32 Interrupts (die Faults zählen 
hier mit), und viele mehr als 64. Daraus erklärt sich die Anforderung 
auf 0x200 Alignment.

Der STM32F103CB scheint aber nur 59 Interrupts zu haben, was ein 
Alignment auf 0x100 ermöglichen würde. Hier hat ST möglichwerweise bei 
der Doku von einem "dickeren" Cortex-M3 abgeschrieben.