Automatenzustände schalten willkürlich um, ich bitte um Unterstützung

[Daniel L. (dannynrw)]

Hallo zusammen,

ich habe folgend dargestellten Automat in VHDL beschrieben, welcher 
soweit auch funktioniert. Allerdings ist es so, dass z.B. bei 
Signalwechsel von "btnci" die Schritte zwischen 0 und 2 hin- und 
hertoggeln. Ich hatte dies vorher mit einer SPS simuliert, wo dies 
logischerweise genauso ist. Meine Idee nun: "btnci", "split" und "csz" 
(allesamt Signale, die über Taster eingebunden werden) zu entprellen und 
anschließend nur einen kurzen Impuls an die Bausteine der Halteglieder 
zu übergeben. Ich habe schon mehrere Versuche unternommen, dies zu 
realisieren, jedoch ohne Erfolg bisher (meinen letzten Versuch habe ich 
mal auskommentiert stehen lassen). Vielleicht kann mir diesbezüglich 
jemand helfen. Anbei der VHDL-Code des Automaten:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Automat is
 Port ( clock :      in STD_LOGIC; --CPU-Clock
          csz :      in STD_LOGIC; --Taster csz
          btnci :      in STD_LOGIC; --Taster btnci
          split :      in STD_LOGIC; --Taster Split
          st0_out: out std_logic; --Test-LED Zustand 0
          st1_out: out std_logic; --Test-LED Zustand 1
          st2_out: out std_logic; --Test-LED Zustand 2
          st3_out: out std_logic; --Test-LED Zustand 3
          st4_out: out std_logic); --Test-LED Zustand 4
end Automat;

architecture Behavioral of Automat is

signal hold1: std_logic := '0'; --Halteglied H1
signal hold2: std_logic := '0'; --Halteglied H2
signal hold3: std_logic := '0'; --Halteglied H3
signal hold4: std_logic := '0'; --Halteglied H4
signal st0: std_logic := '0'; --Zustand 0
signal st1: std_logic := '0'; --Zustand 1
signal st2: std_logic := '0'; --Zustand 2
signal st3: std_logic := '0'; --Zustand 3
signal st4: std_logic := '0'; --Zustand 4
signal btnci_var: std_logic := '0'; --Variable btnci an Halteglieder
signal timebuffer: integer range 0 to 1000000000 := 0; --Zählvariable


BEGIN 
automat: process (hold1, hold2, hold3, hold4, st0, st1, st2, st3, st4, clock, btnci_var, timebuffer)
begin

--if(rising_edge(clock)) then --Steigende Flanke CPU
--if (btnci='1') then --Taster btnci gedrückt
--if (timebuffer < 10000) then --Zählvariable kleiner 100ms
--timebuffer <= timebuffer+1; --Zählvariable inkrementieren
--if (timebuffer = 9000) then
--btnci_var <= '1';
--if (timebuffer = 9999) then
--btnci_var <= '0';
--timebuffer <= 0;
--end if;
--end if;
--end if;
--end if;
--end if;

-- Generierung der Zustandscodierung

if (hold1='0' and hold2='0' and hold3='0' and hold4='0') then --Zustand 0
st0 <= '1';
st0_out <= '1';
else 
st0 <= '0';
st0_out <= '0';
end if;

if (hold1='0' and hold2='1' and hold3='0' and hold4='0') then --Zustand 1
st1 <= '1';
st1_out <= '1';
else 
st1 <= '0';
st1_out <= '0';
end if;

if (hold1='1' and hold2='0' and hold3='0' and hold4='0') then --Zustand 2
st2 <= '1';
st2_out <= '1';
else 
st2 <= '0';
st2_out <= '0';
end if;

if (hold1='1' and hold2='0' and hold3='0' and hold4='1') then --Zustand 3
st3 <= '1';
st3_out <= '1';
else 
st3 <= '0';
st3_out <= '0';
end if;

if (hold1='0' and hold2='0' and hold3='1' and hold4='0') then --Zustand 4
st4 <= '1';
st4_out <= '1';
else 
st4 <= '0';
st4_out <= '0';
end if;

-- Ansteuerung der Halteglieder

if (st1='1') then --H1
hold1 <= '1';
elsif (st3='1' and csz='1') or (st2='1' and btnci_var='1' and split='0' and csz='0') or (st2='1' and csz='1') then
hold1 <= '0';
end if;
    
if (st0='1' and btnci_var='1') then --H2
hold2 <= '1';
elsif (st1='1') then
hold2 <= '0';
end if;

if (st3='1' and csz='1') or (st2='1' and csz='1') then --H3
hold3 <= '1';
elsif (st4='1' and btnci_var='1') then
hold3 <= '0';
end if;

if (st2='1' and btnci_var='0' and split='1') then --H4
hold4 <= '1';
elsif (st3='1' and csz='1') or (st3='1' and split='1') then
hold4 <= '0';
end if;

end process automat;

-- nebenlaeufige Anweisung


end Behavioral;

[Daniel L. (dannynrw)]

Also, wie ich das sehe, muss an die Sache gezielter herangegangen 
werden. Ich habe das ganze eben nochmal mit Hilfe einer SPS simuliert 
und an den Stellen, an denen "btnci" und "split" auf ein High-Signal 
abgefragt werden, eine Abfrage für die steigende Flanke vorangeschaltet. 
Ich denke, so müsste das auch auf das FPGA mit Hilfe von vhdl übertragen 
werden. Die Tasten müssen wohl trotzdem entprellt werden.
Für Tipps und kurze Codebeispiele wäre ich sehr dankbar.
Gruß
Daniel

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel L. schrieb:
> allesamt Signale, die über Taster eingebunden werden
Diese Taster sind aber schon einsynchronisiert?
Denn sonst passiert schlicht alles Mögliche. Ursache  siehe dort:
http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren

[Korrektur (Gast)]

Daniel L. schrieb:
> Also, wie ich das sehe, muss an die Sache gezielter herangegangen
> werden.

vor allem sollte mal die Funktion getakteter Schaltungen verstanden 
werden. So hat man einen Würfelautomaten.

[Theor (Gast)]

@ Daniel

Die Frage ist für mich in mehrerlei Hinsicht sehr widersprüchlich.

Ich würde mir den Kontext zu wissen wünschen, ehe ich überhaupt anfange 
zu überlegen Hilfe zu leisten. Dazu eine Darstellung der grundlegenden 
Überlegungen zur Übertragung von SPS Programmen in VHDL und zu 
synchronen und asynchronen Automaten.


P.S. Und vernünftig Einrücken wäre auch nett.
P.P.S. Wie viele Warnungen gibt eigentlich dieser Code?
P.P.P.S. Guck mal das STL-Schema an.

[Daniel L. (dannynrw)]

Danke erst einmal für die Antworten. Grund ist folgender: Ich möchte 
eine Stoppuhr realisieren, die auf Grundlage des vorhandenen Automaten 
ihre Funktionalität erhält. Jeder Zustand soll später mit Leben gefüllt 
werden.

@Lothar: Deine Seite mit einigen Programmbeispielen habe ich schon 
gefunden, aber anscheinend fehlt mir noch ein wenig das Verständnis für 
die Abläufe in der Digitaltechnik. Unter einsynchronisieren sollte ich 
doch an dieser Stelle verstehen, dass die Eingänge zeitgleich mit jedem 
CPU-Takt ihren Zustand übergeben, richtig?

Fakt ist, dass ich in folgenden Situationen das genannte toggeln habe, 
wenn die Weiterschaltbedingungen erfüllt sind:
Zustand 0 -> Zustand 2 und umgekehrt sowie Zustand 2 -> Zustand 3 und 
umgekehrt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel L. schrieb:
> Fakt ist, dass ich in folgenden Situationen das genannte toggeln habe,
> wenn die Weiterschaltbedingungen erfüllt sind:
> Zustand 0 -> Zustand 2 und umgekehrt sowie Zustand 2 -> Zustand 3 und
> umgekehrt.
Diesen "Automaten" ohne Takt, den du da gepostet hast, ist letztlich nur 
eine kombinatorische Schleife. Die "Halteglieder" sind irgendwelche 
Latches.

Sieh dir nochmal an, wie z.B. Ich solche Automaten schreibe. Du wirst 
sehen: da muss ein Takt dabei sein, denn sonst macht der Synthesizer 
kein Flipflop draus.

BTW mit den [vhdl] Tags um den Code gibt's Syntaxhighlighting gratis.

[Daniel L. (dannynrw)]

Das heißt, ich muss meinem Automaten folgende Zeile voranstellen, sodass 
alles ausschließlich mit dem CPU-Takt ausgeführt wird?

wait until rising_edge(clock);

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Im Prinzip ja.
Dann brauchst du auch keine Sensitivliste mehr, bzw. du darfst keine 
mehr verwenden, weil so ein wait until ja nichts anderes als eine 
explizit ausformulierte "Sensitivliste" ist.

Es heißt aber noch viel mehr. Denn es heißt, dass dir noch nicht ganz 
klar ist, wie und warum so ein Automat funktioniert und dass du allem 
voran erstmal daran arbeiten solltest.
Denn man kann einen Automaten auf zig verschiedene Arten beschreiben, 
wenn man weiß, wie er aufgebaut ist und was er zu tun hat.

[Daniel L. (dannynrw)]

Ich werde mal weiterlesen bezüglich Sensitivliste usw.. Habe hier auch 
schon den einen oder anderen passenden Beitrag zu gefunden.
Allerdings ist es interessant, wirklich mal hinter die Kulissen zu 
blicken. Denn in der SPS funktioniert der Automat mit wenigen Änderungen 
im Funktionsplan einwandfrei. Um die Taktzuordnung und weitere Dinge, 
die hintergründig ablaufen, muss man sich bei einer Sps ja kaum Gedanken 
machen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel L. schrieb:
> Denn in der SPS funktioniert der Automat mit wenigen Änderungen im
> Funktionsplan einwandfrei
In der SPS sorgt auch das Drumrum (die 
Eingangsabbild-Verarbeitung-Ausgangsabbild-Geschichte) dafür, dass 
dieser Automat getaktet ist.

Du machst mit VHDL aber eben keine SPS und solltest daher ein Bild 
eine Skizze oder eine Vorstellung deiner Schaltung haben, die du mit der 
HardwareBESCHREIBUNGssprache VHDL beschreiben willst.

Insofern ist die SPS Denkweise für FPGAs eben nicht 100% passend...

> Denn in der SPS funktioniert der Automat mit wenigen Änderungen im
> Funktionsplan einwandfrei
Zum Debuggen einer VHDL-Beschreibung nimmt man üblicherweise einen 
entsprechenden Simulator. Und gibt darin Signale mit einer Testbench 
vor.

[Daniel L. (dannynrw)]

Den Automatengraph, das Signal-Zeit-Diagramm sowie eine 
Zustandsübergangstabelle bilden die Grundlage für den geposteten Code. 
Diese kann ich gerne nachher mal einstellen, wenn es hilft. Werde mich 
auf jeden Fall weiter schlau machen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel L. schrieb:
> Den Automatengraph, das Signal-Zeit-Diagramm sowie eine
> Zustandsübergangstabelle bilden die Grundlage für den geposteten Code.
Trotzdem musst du wissen, wie der Synthesizer gerne einen Automaten 
beschrieben hätte, damit er das daraus macht, was du willst...

> Den Automatengraph, das Signal-Zeit-Diagramm sowie eine
> Zustandsübergangstabelle bilden die Grundlage für den geposteten Code.
Korrekt wäre dieser Ansatz: diese Unterlagen bilden die Anforderungen an 
die Schaltung, die du mit VHDL beschreiben musst, um das gewünschte 
Verhalten zu erreichen.
Sachen wie das Einsynchronisieren oder Entprellen von Eingängen gehören 
letztlich dann "einfach dazu". D.h. sie müssen für eine zuverlässige 
Funktion in die Beschreibung rein, auch wenn sie nicht explizit 
gefordert sind. So  wie eine zuverlässige Spannungsversorgung nötig ist, 
auch wenn das nirgendwo steht.

[Daniel L. (dannynrw)]

Du hast Recht Lothar, der Synthesizer macht laut Elaborated Design 
Latches daraus.

Edit: Nach Einfügen des Taktes sind D-FFs aus den Latches geworden. 
Allerdings bleibt das Problem, dass ich eben die Tasten entprellen und 
das Signal so an die Halteglieder weiterleiten muss, dass bei einem 
Tastendruck lediglich EIN Zustandswechsel erfolgt. Diese Toggelei nervt 
ganz schön...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel L. schrieb:
> Allerdings bleibt das Problem, dass ich eben die Tasten entprellen und
> das Signal so an die Halteglieder weiterleiten muss, dass bei einem
> Tastendruck lediglich EIN Zustandswechsel erfolgt.
Naja, ein "Problem" ist das ja nun nicht. Eigentlich eher ein kleiner 
Dreizeiler pro Taster... ?