Hallo, ich entwerfe gerade mit KiCad ein Dreiphasenwechselrichtermodul für Drehstrommotoren, das später von einem FPGA mit Signalen versorgt werden soll. Schaltplan und Layout sind größtenteils fertig (bis auf Feinheiten), ich habe jedoch noch zwei Fragen. Hier zunächst der Link: https://github.com/qosch/FpgaServoDrive/tree/master/Hardware/PrototypeBoard Ich habe Bilder der drei Lagen mit Signalen angehangen (erstes Bild obere Lage und innere 3,3V Lage mit einigen Signalen, zweites Bild die untere Lage) es ist aber vermutlich schwierig das Layout anhand dessen zu verstehen. In KiCad ist es einfacher. Eine grobe Erläuterung der Komponenten: Links ist der Pfostenverbinder mit dem das Modul auf ein Mainboard aufgesteckt werden soll. Darüber erfolgt die Spannungsversorgung und die Anbindung an den FPGA. Rechts davon befinden sich unten ein 4 Kanal ADC zur Messung der Zwischenkreisspannung und Phasenspannungen oder der Signale eines Analogwinkelgebers(TI ADC124S021, aus der Familie gibt es auch noch schnellere pinkompatible Versionen) und darüber der Gatetreiber (Infineon TLE7185-1E). Rechts davon befinden sich die Zwischenkreiskondensatoren und die 6 MOSFETs. Ganz rechts ist oben die Phasenstrommessung (Infineon TLI4970) und darunter ein Stecker für einen Encoder. Der Encoderstecker kann per Lötjumper für Analog- oder Digitalsignale konfiguriert werden. Wenn ein Analogwinkelgeber verwendet wird ist keine Messung der Phasenspannung mehr möglich. Im Moment ist das Layout auf einfache Fertigbarkeit und einfaches Debugging ausgelegt (Eurokarte), die nächste Revision soll etwa halb so groß werden (dann mit 70µ Kupfer statt 35). Meine Fragen: Am liebsten hätte ich die Masse des Leistungsteils komplett separat gehalten und nur auf dem Mainboard einen Sternpunkt vorgesehen, das gibt der Gatetreiber aber nicht her (der ist nicht isoliert). Ich habe die Massen jetzt vor dem Gatetreiber verbunden. Ich hoffe, dass so keine großen Ströme über die Massefläche fließen. Wie könnte man die Masseführung sonst machen? Aus EMV Gründen würde ich gerne die Kapazität an den Ausgängen der drei Halbbrücken minimieren. Dazu wäre es ratsam die Massefläche unter diesen zu entfernen. Andererseits ist aber auch eine durchgängige Massefläche erstrebenswert. Wie würdet Ihr hier vorgehen? Wenn es sonstige Hinweise zum Layout gibt bin ich auch für diese sehr dankbar. Falls jemand Lust hat sich zu beteiligen schicke ich gerne ein paar der 5 Platinen die ich in den nächsten Wochen ordern werde weiter :) Vielen Dank und viele Grüße, Oskar
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oskar schrieb: > Aus EMV Gründen würde ich gerne die Kapazität an den Ausgängen der drei > Halbbrücken minimieren. Da hat die Massefläche (wenige nF) wahrscheinlich keinen großen Einfluss. Ich würde eher den Gatetreiber näher an die FETs bringen, der hat ja auch schon ziemlich relevante (schnell & viel Strom) Ausgangssignale. Aus Interesse: Wieso steuerst du das per FPGA? Aus dem Bauch raus hätte ich da eher zu einem STM32 oder DSP gegriffen, der mir dann direkt einige Arbeit bezüglich Schnittstellen und Timer in HW abnimmt.
Den FPGA möchte ich nehmen, weil ich die Infineon Stromsensoren attraktiv finde und sie gerne simultan auslesen möchte. Dazu bräuchte ich im Falle eines µCs 3xSPI + 1xSPI für den Encoder. Meine Idee war deshalb die drei Sensoren an einen SPI bus zu hängen und nur deren Datenausgänge separat zu halten. Im FPGA gibt's dann ein Multi-MISO-SPI modul, dass diese Betriebsart unterstützt. In µCs habe ich sowas noch nicht gesehen oder lassen sich da auch mehrere SPI Blöcke zusammenschalten? Ein FPGA könnte dann natürlich mehrere Motormodule ansteuern. Jetzt gerade stelle ich mir aber die Frage, ob ich mir die Möglichkeit das ganze per µC anzusteuern nicht doch vorsehen möchte (4xSPI ist ja schon machbar). Dazu gehe ich nochmal in mich. Was deinen Vorschlag zum Layout angeht hatte ich auf jeden Fall vor den Gatetreiber noch näher an die MOSFETs zu bringen. Die Masche der Hin- und Rückleiter habe ich schon möglichst klein gehalten. Die Ausgangskapazität der MOSFETs ist ja aber noch eine andere Sache, die sich optimieren ließe. Danke für deine Anregungen! Schönen Sonntag, Oskar
oskar schrieb: > es ist aber vermutlich schwierig das Layout anhand dessen > zu verstehen Du wirst aber doch nicht einen Multilayer mit 3 Lagen fertigen lassen? Georg
oskar schrieb: > Am liebsten hätte ich die Masse des Leistungsteils komplett separat > gehalten und nur auf dem Mainboard einen Sternpunkt vorgesehen, das gibt > der Gatetreiber aber nicht her (der ist nicht isoliert). Ich habe die > Massen jetzt vor dem Gatetreiber verbunden. Ich hoffe, dass so keine > großen Ströme über die Massefläche fließen. Wie könnte man die > Masseführung sonst machen? Warum sollte eine GateTreiber mit separatem Source für jeden FET es nicht hergeben die Massen zu Trennen? Den GND Pin vom Treiber schließt du an die Logic Ground Plane an. Und die Source Signale führst du für jeden FET separat und am besten direkt unter dem Gatesignal zum Treiber dann ist es Perfekt. Wo du dann Logik und Power Masse Verbindest ist dann völlig egal. Gruß Alex
> Du wirst aber doch nicht einen Multilayer mit 3 Lagen fertigen lassen? Nein, die Massfläche in Ebene 2 habe stillschweigend nicht gezeigt. In der sind aber keine anderen Leiterbahnen. > Wo du dann Logik und Power Masse Verbindest ist dann völlig egal. Das stimmt, aber ich dachte der Gatetreiber hätte das intern vermutlich sowieso verbunden. Aber selbst wenn sie intern verbunden sind klingt das eigentlich nach einer guten Idee, werde ich so machen. Was heisst denn dann "isolierter Gatetreiber" überhaupt? Direkt untereinander könnte ich Hin- und Rückleiter leider nur führen, wenn ich eine der stromtragenden flächen auf Vorder- oder Rückseite durchtrennen würde oder in der Massefläche routen würde. Vielleicht ist das trotzdem empfehlenswert, die nebeneinanderliegenden Leiterbahnen sind ja ungefähr 0,5mm auseinander während die Ebenen 3 und 4 je nach Fertiger nur ~0,2mm auseinander liegen. Das würde schon einen Unterschied in der Fläche der Masche machen. Grüsse, Oskar
oskar schrieb: > Was heisst denn > dann "isolierter Gatetreiber" überhaupt? Ein unisolierter Gatetreiber kann ca. 0.3V oder so zwischen GND und Lowside Source ab, dem isolierten Gatetreiber ist die Spannung zwischen Logik und Leistungsseite quasi egal. Du kannst damit z.B. eine bipolare Versorgung für die Leistungsseite des Treibers aufbauen um die FETs mit -5V oder so sicher auszuschalten, das ist aber eher bei IGBTs oder sehr viel Strom sinnvoll. Gruß Alex
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