Fragen zum Layout eines Dreiphasenwechselrichters

oskar schrieb:
> Aus EMV Gründen würde ich gerne die Kapazität an den Ausgängen der drei
> Halbbrücken minimieren.

Da hat die Massefläche (wenige nF) wahrscheinlich keinen großen 
Einfluss. Ich würde eher den Gatetreiber näher an die FETs bringen, der 
hat ja auch schon ziemlich relevante (schnell & viel Strom) 
Ausgangssignale.

Aus Interesse: Wieso steuerst du das per FPGA?
Aus dem Bauch raus hätte ich da eher zu einem STM32 oder DSP gegriffen, 
der mir dann direkt einige Arbeit bezüglich Schnittstellen und Timer in 
HW abnimmt.

Den FPGA möchte ich nehmen, weil ich die Infineon Stromsensoren 
attraktiv finde und sie gerne simultan auslesen möchte. Dazu bräuchte 
ich im Falle eines µCs 3xSPI + 1xSPI für den Encoder. Meine Idee war 
deshalb die drei Sensoren an einen SPI bus zu hängen und nur deren 
Datenausgänge separat zu halten. Im FPGA gibt's dann ein Multi-MISO-SPI 
modul, dass diese Betriebsart unterstützt. In µCs habe ich sowas noch 
nicht gesehen oder lassen sich da auch mehrere SPI Blöcke 
zusammenschalten? Ein FPGA könnte dann natürlich mehrere Motormodule 
ansteuern.
Jetzt gerade stelle ich mir aber die Frage, ob ich mir die Möglichkeit 
das ganze per µC anzusteuern nicht doch vorsehen möchte (4xSPI ist ja 
schon machbar).
Dazu gehe ich nochmal in mich.

Was deinen Vorschlag zum Layout angeht hatte ich auf jeden Fall vor den 
Gatetreiber noch näher an die MOSFETs zu bringen. Die Masche der Hin- 
und Rückleiter habe ich schon möglichst klein gehalten.
 Die Ausgangskapazität der MOSFETs ist ja aber noch eine andere Sache, 
die sich optimieren ließe.

Danke für deine Anregungen!
Schönen Sonntag,
Oskar

oskar schrieb:
> es ist aber vermutlich schwierig das Layout anhand dessen
> zu verstehen

Du wirst aber doch nicht einen Multilayer mit 3 Lagen fertigen lassen?

Georg

> Du wirst aber doch nicht einen Multilayer mit 3 Lagen fertigen lassen?

Nein, die Massfläche in Ebene 2 habe stillschweigend nicht gezeigt. In 
der sind aber keine anderen Leiterbahnen.


> Wo du dann Logik und Power Masse Verbindest ist dann völlig egal.

Das stimmt, aber ich dachte der Gatetreiber hätte das intern vermutlich 
sowieso verbunden. Aber selbst wenn sie intern verbunden sind klingt das 
eigentlich nach einer guten Idee, werde ich so machen. Was heisst denn 
dann "isolierter Gatetreiber" überhaupt?
Direkt untereinander könnte ich Hin- und Rückleiter leider nur führen, 
wenn ich eine der stromtragenden flächen auf Vorder- oder Rückseite 
durchtrennen würde oder in der Massefläche routen würde. Vielleicht ist 
das trotzdem empfehlenswert, die nebeneinanderliegenden Leiterbahnen 
sind ja ungefähr 0,5mm auseinander während die Ebenen 3 und 4 je nach 
Fertiger nur ~0,2mm auseinander liegen. Das würde schon einen 
Unterschied in der Fläche der Masche machen.

Grüsse,
Oskar