Frequenzverdopplung beim Virtex 5?

Yafes61 schrieb:
> Evtl. habt ihr ja Alternativen für mich.
Wenn man basteln will, nimmt man die Lösung von Peter Alfke.
Oder man versucht den Coregen auszutricksen. Vermutlich läuft die PLL 
auch mit 18,5 MHz oder einem geringeren Engangstakt.

Wenn es professionell verkauft werden soll, würde ich in diesem Fall 
eine externe PLL verwenden.

Duke

P.S.: Hallo Xilinx! Ich ärgere mich auch immer über Eure PLLs. Alle 
namhaften Meßgeräte lassen sich mit 10 MHz Referenztakt synchronisieren. 
Aber für Xilinx-FPGAs muß ich mir immer eine Sonderlocke einfallen 
lassen...

Ich bin aber auf die Synchronität dieser langsamen Clock bezogen auf die 
7-fache angewiesen. Daher suche ich nach einer sauberen Lösung.

Im Anhang ist mal der Zusammenhang zwischen Daten und der anliegenden 
Clock.

Das habe ich versucht beim Core Generator mit dem Virtex 5, aber egal 
was ich im Wizard eingestellt habe hat der Wizard für die DCM min. 19MHz 
verlangt.

Mach ich da etwas falsch?!?!?

Zu allererst, du gibst "dein" Clocksignal ja nicht direkt
an einem Pin aus, sonder verwendest dazu ein DDRIO (d.h.
DDR-Register). Damit bist du nicht mehr gezwungen, den
Takt auf die "niedrige" gewünschte Frequenz per PLL etc.
runterzutakten, sondern verwendest ein Vielfaches des
Taktes. Der Rest wird per ClockEnable etc. erledigt.

Dein Timingdiagramm entspricht in etwa dem einer LVDS-TFT/etc.
Ansteuerung. Bei niedriger Taktrate am Bestem per PLL einen
7-fach Höheren Takt erzeugen und die Daten z.B. per
Schieberegister einlesen. Per Schieberegister lässt sich
auch das Taktsignal ausgeben (funktioniert auch ohne DDRIOs).

Jetzt habe ich gesehen wie ich den Wizard bediene.

Ich muss den FB auf None stellen und das CLK0 Häkchen entfernen.

Dann kann ich den CLKFX verwenden.

Was bedeutet das aber für die Phase. Kann ich immer noch von einer 
Phasensynchronität zwischen CLKIN und CLKFX reden?

Yafes61 schrieb:
> Was bedeutet das aber für die Phase.

Garnichts, du erzeugst ja einen Takt für
ein abgeschlossenes System (deine Camera),
das ja nicht auf andere Systeme einsynchr.
werden muss (=> kein FB notwendig!).

@Sigi: Der TO baut keine Kamera, sondern will Kameras mit CameraLink 
Anschluss an seinen FPGA anhängen:

Yafes61 schrieb:
> Habe einen Virtex 5 bei dem ich mehrere Kameras anschließen will. Die
> meisten laufen mit CameraLink.

Also keine DDR Ausgänge und kein abgeschlossenes System, sondern externe 
Daten mit dazu synchronem Clock in das eigene System einlesen.

Christoph schrieb:
> @Sigi: Der TO baut keine Kamera, sondern will Kameras mit CameraLink
> Anschluss an seinen FPGA anhängen:

Wo habe ich denn so etwas angedeutet? Du solltest dir mal
das Eingangpost genauer durchlesen (und auch etwas von der
Aufgabenstellung und dem verwendeten FPGA vestehen).
Er hat mehrere Kameras (mit evtl. unterchiedlichen Takt-
Frequenzen), die jeweils mit eigener Logik angesteuert
werden (abgeschlossene Systeme oder Komponenten, die dann
z.B. per BRAM die Daten entkoppelt weiterreichen).

Christoph schrieb:
> Also keine DDR Ausgänge und kein abgeschlossenes System, sondern externe
> Daten mit dazu synchronem Clock in das eigene System einlesen.

Ich würde mal sagen, das war so gemeint, dass die Takte nicht direkt zu 
beobachten sein werden, ohne eine der DDR-Zellen und bezog sich auf das 
Phasenargument.

Zu dem Problem: Das ist keines :-) Man nimmt die PLL ohne 
Phasenkompensation und schaltet das gfs hintendran, wenn nötig. Für das 
Einlesen der Daten gibt es auch noch die IO-Delay. Das sollte aber 
eigentlich klar sein.