Gast
#5553887
Hallo Leute, ich würde gernde wissen ob und welche Timing constraints die Synthese auch beeinflussen? Ich benutze Xilinx Vivado und man kann bei jeden constraint file anhaken ob es für die Synthese und oder für die Implementierung verwendet werden soll. Bisher ist mein Eindruck das es ausreicht den Hacken nur für die Implementierung zu setzten. Meiner Meinung nach sind Timing Constraints( false path ) und Placement Constraints (set_property) nur für die Implementierung (also Place & Route) relevant. Stimmt das so? Danke schon mal für eure Antworten mfg Tobi