ok danke!
gute Frage , wieso : ich nehme an für die Simulation . Es soll einfach
in modelsim simulierbar sein ( Anfänger :D).
Also mit dem folgenden Code geht das.
Ich frage mich , warum das nur mit einem Prozess geht -.- ...
1 | process (reg) begin
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2 | -- gesamtes signal auf 0 ;
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3 | reg <= (reg'range =>'0');
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4 | -- da ander stelle "index" soll eine 1 geschrieben werden
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5 | reg(index) <='1';
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6 | end process;
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das erschreckt mich ein bisschen :
1 | reg <= (index=>'1', others =>'0');
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es setzt vielleicht das element "index" auf 1 und die anderen auf 0 ;
also auch ohne im Prozess zu sein zu müssen! Das wäre eine sehr
angenehme Alternative.
danke auf jeden Fall !
Wichtig wäre die Frage (für mich), warum das nicht so geht wie ich es
gemacht habe !