Hallo zusammen, ich hab an Euch Experten ein paar grundsätzliche Fragen, wie ein Transceiverchip intern Aufgebaut ist. Insbesondere das Analog-Front-End und die Wandlung auf die digitale Domäne im Empfänger. Nehmen wir mal an, die Modulation wäre ein PAM4 im Basisband, also 4 Spannungsstufen. Ergibt also 2 Bit Übertragung pro Symbol. Vergessen wir erst mal die FEC und Equalizer, usw. Wie ist typischerweise das Design des Empfängers? Damit meine ich, wie machen die Halbleiterhersteller die Synchronisation und die AD Wandlung? Wird zum Beispiel die Taktfrequenz des AD Wandlers mit dem Symboltakt synchroniesiert und dann genügt eine Abtastwert in der Symbolmitte? Oder wird mehr als ein mal pro Symbol abgetastet? Besonders bei Symbolraten mit mehreren GBaut/s kommen doch normalen AD Wandler an die Grenzen. Hab Ihr Literaturempfehlungen zu dem Thema? Viele Grüße Alex
@Alex (Gast) >Transceiverchip intern Aufgebaut ist. Insbesondere das Analog-Front-End >und die Wandlung auf die digitale Domäne im Empfänger. Puhhh, da könnte man stundenlang drüber reden. >Nehmen wir mal an, die Modulation wäre ein PAM4 im Basisband, also 4 >Spannungsstufen. Ergibt also 2 Bit Übertragung pro Symbol. Da braucht man mindestens einen 2 Bit ADC, praktisch ggf. mehr, je nach Anforderung. >Wie ist typischerweise das Design des Empfängers? Das gibt es verdammt viele. > Damit meine ich, wie >machen die Halbleiterhersteller die Synchronisation und die AD Wandlung? Dito. >Wird zum Beispiel die Taktfrequenz des AD Wandlers mit dem Symboltakt >synchroniesiert Mit dem allgemeinen Prinzip CDR, clock an data recovery. Das sagt alles und nix ;-) Das einfachste, klassische Beispiel ist der UART. USB hat bei LOW (1,5 MBit/s) und Full Speed (12 Mbit/s) sowas ähnliches, die tasten mit 4facher Frequenz ab und ermitteln den Datenstrom + Takt mit einer cleveren Statemachine, die es auch in diversen Whitepapers oder Application Notes gibt. Hab ich vor Ewigkeiten mal in einem FPGA gebaut, funktionierte auch halbwegs ;-) Grundlage der meisten Konzepte ist eine PLL, sprich ein lokaler Oszillator, der auf Flankenwechsel des Signals synchronisiert wird und während der Lücken ohne Flanken den Takt für die Abtastung liefert. Darum braucht man für die meisten asynchronen Übertragungen auch auch einen Leitungscode, der genügend, aber nicht zuviele Flankenwechsel in Datenstrom hat. > und dann genügt eine Abtastwert in der Symbolmitte? Kommt drauf an. Ein einfacher UART macht es teilweise so, bessere nehmen mehrere Samples. >Oder >wird mehr als ein mal pro Symbol abgetastet? Meistens. > Besonders bei Symbolraten >mit mehreren GBaut/s kommen doch normalen AD Wandler an die Grenzen. Normale Ad-Wandler werden dort auch nie und nimmer benutzt! Das sind vollintegrierte Lösungen mit diversen Schaltungstricks, die mit Mehrchiplösungen gar nicht machbar sind. So kann man durch phasenverschobene Abtastung eines Signals auch Gbit/s mehrfach abtasten und verarbeiten.
Wenn es ein wenig schneller sein soll. ;-) Ultra-High-Speed Time-Interleaved Analog-to-Digital Converters https://www2.eecs.berkeley.edu/Pubs/TechRpts/2017/EECS-2017-10.pdf
Ich würde bei den FGPA Herstellern Intel/Altera und Xilinx mal in die Transceiver Guides gucken. Da ist der Aufbau eines Transceivers und zum Teil sich die Bestandteile recht gut erklärt, grob zumindest. Dann hast du schon einmal ein überblick, was alles enthalten ist. Es wird zwar nicht 100% genau aufgeschlüsselt, welche Bauteile verwendet werden, aber wie eine PLL als CDR Einheit aussieht usw. schon. Das sollte eine gute Anlaufstelle sein
@Falk B. Danke für die Antworten! Hat mir schon mal ein grobes Bild vermittelt. Tip schrieb: > Wenn es ein wenig schneller sein soll. ;-) > Ultra-High-Speed Time-Interleaved Analog-to-Digital Converters > https://www2.eecs.berkeley.edu/Pubs/TechRpts/2017/EECS-2017-10.pdf Ja, So habe ich mit das schnelle Abtasten auch vorgestellt, dass das mehrere AD Wandler parallel mit niedriger Abtastrate aber dafür phasenverschoben abtasten. Die frage ist wird das denn auch so in Transceivern für Gbit/s so gemacht? Ich kenne das Prinzip eher aus der Messtechnik von High End Oszis. Die sind dann schweineteuer. Natürlich haben die dann 8 oder 10 Bit. Donni D. schrieb: > Ich würde bei den FGPA Herstellern Intel/Altera und Xilinx mal in die > Transceiver Guides gucken. Da ist der Aufbau eines Transceivers und zum > Teil sich die Bestandteile recht gut erklärt, grob zumindest. Dann hast > du schon einmal ein überblick, was alles enthalten ist. > Es wird zwar nicht 100% genau aufgeschlüsselt, welche Bauteile verwendet > werden, aber wie eine PLL als CDR Einheit aussieht usw. schon. Das > sollte eine gute Anlaufstelle sein Das ist ein guter Tip. Ich schau mal dort nach.
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