Gast
#5576336
Ich benutze einen Xilinx FPGA, um schnelle Filterungen zu machen, bevor Daten in den STM32 gehen und stehe vor der Aufgabe, einen neueren Baustein zu implementieren. Ich habe gestern mit Vivado versucht, einen FIR dafür zu erzeugen, musste aber feststellen, dass es dort kein natives Interface mehr zu geben scheint. Ich benutze schon seit 2 Jahren nur Vivado, das war mir aber so nicht aufgefallen. Habe länger keinen Filter mehr gebaut. Egal wo und was ich drücke, es werden alle Signale für Daten und Koeffizienten zusammengefasst und in einen "SAXI" Port gepackt. So taucht dort nun ein Anschluss mit 47downto0 auf wo ich Ports für 16 Bit Daten und Koeffizienten erwartet hätte. Das Vehalten des FIR-Compilers ist auch nicht mehr 100% dementsprechend, was ich vom ehemaligen aus ISE kenne. Bei einigen features ist mir trotz Lektüre des Doku nicht klar, was dort einzustellen ist und wofür das sein soll. Gibt es eine Möglichkeit, das alte Interface zu bekommen oder zu verwenden, bzw mit dem ISE ein Filterdesign zu machen und es in Vivado zu importieren? Ich konnte es nicht direkt ausprobieren, weil ISE nicht mehr installiert ist. Sollen wir auch nicht mehr benutzen. Falls das nicht geht: Wie zerlegt man den AXI Anschluss am Geschicktesten, um direkt an die Daten ranzukommen? Ich möchte ungern mein komplettes Frontend ändern müssen, weil dies im timing auf die Koeffizientenerzeugung und die Verschachtelung der Rechenschleifen angepasst ist.