Timer0, Timer1 Vorteiler

Welcher Vorgang im Vorteiler sollte das Verhältnis 5 / 6,7 bewirken?
Der teilt nur in (nicht lückenlosen) ganzzahligen 2er-Potenzen.

25% Änderung des internen Takts bekommt man weder mit Temperatur noch 
mit Spannungsänderung zustande, allerdings per OSCCAL-Register.

Wie wurden die Zeiten gemessen?

Klingt mir jedenfalls so, als würdest du da einen Interrupt auslösen, 
der den Mega aus Versehen resettet - sprich, ein Interrupt ohne Service 
Routine.
Zeig doch mal das Programm.

Oder zum zweiten Timer gehört eine ISR mit übermäßig langer Laufzeit.

Man stellt ja nicht wirklichen einen Teiler ein, sondern legt nur fest, 
welcher Abgriff des eh vorhandenen Teilers (der tatsächlich für alle 
Timer der gleiche ist)  als Eingangstakt benutzt wird. Eine scheinbar 
gegenseitige Beeinflussung ist ein Softwarefehler.

Hier mal noch den Code.
@Stefan E.: Nein Timer1 hat keine ISR nur der über OCR1A/B verstellt 
wird.
@ H.Joachim S.: Das sehe ich genau so.
@ Matthias S.: Könntest du das etwas genauer erklären, wie es zu soetwas 
kommen kann? Ich messe am Pin PB0 nähmlich ein Rechteck, obwohl dieser 
ja konstant auf high sein sollte.

Hier wie gewünscht noch den Code

1

ISR(TIMER0_OVF_vect)

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{

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  /*Achtung ! Durch verzögerter Aufruf dieser ISR kann das Vorladen des Timers zu Jetter führen.

4

   *  Ist nicht geeignet für Anwendungen bei der ein exaktes Mittel von 5ms erreicht werden soll. 

5

   *  Theoretischer Wert = 184 da: 3686400 /256 / 200 = 72 => 256-72 = 184

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   *                                Quarz / Vorteiler / gewünschte Frequenz = Muss noch alle 72 Takte ausgelöst werden.

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   *  -> Messtechnisch wurde 184 überprüft, was genau 200Hz ergibt -> 5ms Interrupt (gilt nur solange keine anderen ISR, der Aufruf dieser ISR verzögern)

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   */

9

  TCNT0 = 256- (F_CPU / 256 / 200); // Counter vorlader

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  PORTB ^=(1<<PB3);

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}

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int main(void)

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{  

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//Pin PB0 wird eingeschaltet um einen Reset zu sehen

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DDRB |= ((1<<PB0) | (1<<PB3));

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PORTB |= (1<<PB0);

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//Timer0

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  TCCR0 = (1<<CS02);

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  TIMSK |= (1 << TOIE0);

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  _delay_ms(500); //Damit man auf KO den Takt von Timer0 sieht

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//PWM Outputs

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  DDRB |= (1<<PB1);

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  DDRB |= (1<<PB2);

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  PORTB &= ~((1 << PB1) | (1 << PB2)); //Beide Outputs auf low stellen

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//Timer1 

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  TIMSK |= ((1 << OCIE1A) |(1 << OCIE1B)); //Interrupts Enable von Compare A und B

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  TCCR1A |= ((1 << COM1A1) |(1 << COM1A0) | (1 << COM1B1)| (1 << COM1B0)); //Output wird gesetzt beim Hochzählen, gelöscht beim Herunterzählen

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  TCCR1A &= ~((1 << FOC1A) | (1 << FOC1B)); // Aus Kompatibilitätsgründen auf 0 gesetzt.

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  TCCR1B |= (1 << WGM13); //WGM13 = 1, WGM12= 0, WGM11= 0, WGM10= 0 entspricht dem Modus 8 Phasen und Freuquenz korrekter PWM

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  SFIOR &= ~(1<<PSR10);

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  TCCR1B |= (1 << CS10); // CS12, CS11 und CS10 bestimmen den Vorteiler für Takt von Timer1 -> 0 = Timer gestoppt, 1 = kein Vorteiler

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//Nachdem TCCR1B mit CS10 gesetzt wurde stimmt Timer0 nicht mehr

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  OCR1A = 0x8000; // CompareWert für Kanal A

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  OCR1B = 0x8000; // CompareWert für Kanal B

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  ICR1 = 0xFFFF; // Legt den TOP Wert des Zählers fest (16bit)

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  while(1) { }

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  return 0;

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}

Der Compare Interrupt Vector heisst nicht TIMER0_OVF_vect, damit 
resettet Dein Programm regelmäßig.

Das erklärt auch das Rechteck auf PB0.


Schau Dir mal in der Doku an wie die ganzen Timer interrupts heissen und 
wann sie aktiv werden.

Arduino Fanboy D. schrieb:
> Oder ist das hier nicht nötig, und wenn, warum nicht?

Gute Frage. Das Programm hat zwar mindestens zwei IRQs, die ins Leere 
zeigen

1

TIMSK |= ((1 << OCIE1A) |(1 << OCIE1B)); //Interrupts Enable von Compare A und B

aber eigentlich sollte ohne sei() gar nichts passieren.

Mmm, ja da habt ihr natürlich recht. Das sei()ist vorhanden, habs nur in 
eine inlinefunktion im header und diesen beim kopieren nicht 
mitgenommen, damit alles im main ist. sei() wird also schon aufgerufen

Gruss Phil

Problem gelöst:
- Das sei() brauchts natürlich, damit überhaupt eine ISR läuft, das war 
mir jedoch klar.
- Das Problem war (wie Matthias S. schon sehr früh vermutete), dass die 
ISR für den Timer1 nicht vorhanden waren.

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TIMSK |= ((1 << OCIE1A) |(1 << OCIE1B)); //Interrupts Enable von Compare A und B

Ich dachte, dass man diese aktivieren muss, damit sich die Outputs bei 
einem Match umschalten. Dem ist nicht so, wie ich nun herausgefunden 
habe.

Danke euch viel mals für den Tip und die Unterstützung.
Gruss Phil