Kurze Vivado Frage: Simulation "forced" Signale speichern?

[Andreas F. (andgset)]

Morgen,

ich steige gerade in Vivado ein und gehe beim Simulieren so vor:

Eingangssignale und Clock mit "Force Clock" bzw. "Force Constant" 
erzwingen und simulieren. --> Ändern in VHDL Code, "Relaunch 
Simulation".

Hier muss ich den Eingangssignale und der Clock nun erneut den 
gewünschten Wert aufzwingen, daher die Frage:

Lassen sich die Einstellungen für die "forced" Signale irgendwie 
speichern? Oder gehe ich komplett falsch vor?

Grüße,
Andreas

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Andreas F. schrieb:
> Oder gehe ich komplett falsch vor?
Ja.

> Eingangssignale und Clock mit "Force Clock" bzw. "Force Constant"
> erzwingen und simulieren.
Vergiss diese "Force" Murkserei. Schreib deine Testbench gleich in VHDL. 
Das ist kein Hexenwerk, denn VHDL verwendest du ja auch für die testende 
Schaltung...

[Andreas F. (andgset)]

Ich habs befürchtet, danke für die klaren Worte.

[Jürgen S. (engineer)]

Andreas F. schrieb:
> Lassen sich die Einstellungen für die "forced" Signale irgendwie
> speichern?

Du kannst es als TCL formulieren und ModelSIM beim Aufruf mitgeben. 
Sowas benutze ich aber auch nur, wenn man intern im VHDL nicht 
initialisierte Speicher nullen möchte, die ansonsten nur U produzieren 
würden, weil man sie aus unterschiedlichen Gründen im VHDL nicht 
initialisieren kann/möchte, z.B: damit sie wegoptimiert werden können.

Ansonsten sollte das Ziel sein, die Testbench zu befähigen, das alles zu 
steuern und die VHDL-Module so zu gestalten, dass alles dediziert 
anläuft.