Synthesereport --verbose

[Duke Scarring (Gast)]

Man kann ja von der Xilinx-ISE halten, was man will, aber ich vermisse 
bei der Konkurrenz den ausführlichen Synthesereport.

Bei der ISE bekomme ich z.B.:

Synthesizing Unit <Validator>.
    Related source file is "validator.vhd".
        DATA_WIDTH = 32
    Found 32-bit register for signal <erCntValue>.
    Found 32-bit register for signal <mmCntValue>.
    Found 2-bit register for signal <dgShStart>.
    Found 32-bit register for signal <vdExpWord>.
    Found 32-bit register for signal <vdRecWord>.
    Found 3-bit register for signal <VDstm.currentSt>.
    Found 1-bit register for signal <Works>.
    Found 1-bit register for signal <WaitIn>.
    Found 1-bit register for signal <WaitErr>.
    Found 1-bit register for signal <dgWaitOut>.
    Found 1-bit register for signal <vdcompare>.
    Found finite state machine <FSM_2> for signal <VDstm.currentSt>.
    -----------------------------------------------------------------------
    | States             | 5                                              |
    | Transitions        | 14                                             |
    | Inputs             | 4                                              |
    | Outputs            | 8                                              |
    | Clock              | Clk (rising_edge)                              |
    | Reset              | Reset (positive)                               |
    | Reset type         | synchronous                                    |
    | Reset State        | init                                           |
    | Power Up State     | init                                           |
    | Encoding           | auto                                           |
    | Implementation     | LUT                                            |
    -----------------------------------------------------------------------
    Found 32-bit adder for signal <erCntValue[31]_GND_125_o_add_1_OUT> created at line 1241.
    Found 32-bit adder for signal <mmCntValue[31]_GND_125_o_add_10_OUT> created at line 1241.
    Found 32-bit comparator equal for signal <vdRecWord[31]_vdExpWord[31]_equal_10_o> created at line 111
    Summary:
  inferred   2 Adder/Subtractor(s).
  inferred 135 D-type flip-flop(s).
  inferred   1 Comparator(s).
  inferred   9 Multiplexer(s).
  inferred   1 Finite State Machine(s).
Unit <Validator> synthesized.

Wenn ich da was am Design mache, kann ich schön die Änderungen im Diff 
verfolgen. Außerdem bekommt man mit der Zeit ein Gefühl dafür, wie groß 
ein Teildesign wird und auch ob die Synthese ungefähr den Erwartungen 
entspricht.

Bei Synplify, was mit Lattice Diamond mitkommt, kann ich mir zwar schöne 
Bildchen angucken, ebenso im Netlistviewer von Quartus, aber ich 
vermisse die ausführliche Textausgabe.

Bei Quartus gibt es nur ein lapidares:

Info (12021): Found 2 design units, including 1 entities, in source file /users/test/ctrl.vhd
  Info (12022): Found design unit 1: ctrl_vhd-rtl
  Info (12023): Found entity 1: ctrl_vhd

Und bei Lattice sieht es auch nicht besser aus, egal ob mit LSE oder 
Synplify:

File design.vhd changed - recompiling
...
@N: CD630 :"design.vhd":26:7:26:9|Synthesizing work.design.rtl.

Kennt jemand Mittel und Wege um den genannten Tools ähnlich 
aussagekraftige Syntheseergebnisse zu entlocken, wie sie - per default - 
aus der Xilinx-ISE rausfallen?

TIA,
Duke

[InformationsWiederBeschaffung (Gast)]

Duke Scarring schrieb:
> Bei Quartus gibt es nur ein lapidares:Info (12021): Found 2 design
> units, including 1 entities, in source file /users/test/ctrl.vhd
>   Info (12022): Found design unit 1: ctrl_vhd-rtl
>   Info (12023): Found entity 1: ctrl_vhd

Message Level hochgesetzt?

[Duke Scarring (Gast)]

InformationsWiederBeschaffung schrieb:
> Message Level hochgesetzt?
Jetzt ja. Vorher stand da 'medium', jetzt steht da 'high'.

Als Folge erhalte ich im aktuellen Design 1893 Meldungen zusätzlich mit 
folgendem Inhalt:

...
Warning (14130): Reduced register "blabla" with stuck data_in port to stuck value GND
...
Info (13350): Duplicate register "blablub" merged to single register "blablib"
...

Naja, einen Versuch war es wert :-)

Duke

[Duke Scarring (Gast)]

Ich habe auch noch die Option "HDL message level" gefunden und auf Level 
2 hochgesetzt. Das hat aber nichts an der Ausgabe verändert...

Duke

[Alf (Gast)]

Es gibt aber doch einen verbose Schalter in Vivado (?)