Man kann ja von der Xilinx-ISE halten, was man will, aber ich vermisse
bei der Konkurrenz den ausführlichen Synthesereport.
Bei der ISE bekomme ich z.B.:
1 | Synthesizing Unit <Validator>.
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2 | Related source file is "validator.vhd".
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3 | DATA_WIDTH = 32
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4 | Found 32-bit register for signal <erCntValue>.
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5 | Found 32-bit register for signal <mmCntValue>.
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6 | Found 2-bit register for signal <dgShStart>.
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7 | Found 32-bit register for signal <vdExpWord>.
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8 | Found 32-bit register for signal <vdRecWord>.
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9 | Found 3-bit register for signal <VDstm.currentSt>.
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10 | Found 1-bit register for signal <Works>.
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11 | Found 1-bit register for signal <WaitIn>.
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12 | Found 1-bit register for signal <WaitErr>.
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13 | Found 1-bit register for signal <dgWaitOut>.
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14 | Found 1-bit register for signal <vdcompare>.
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15 | Found finite state machine <FSM_2> for signal <VDstm.currentSt>.
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16 | -----------------------------------------------------------------------
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17 | | States | 5 |
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18 | | Transitions | 14 |
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19 | | Inputs | 4 |
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20 | | Outputs | 8 |
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21 | | Clock | Clk (rising_edge) |
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22 | | Reset | Reset (positive) |
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23 | | Reset type | synchronous |
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24 | | Reset State | init |
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25 | | Power Up State | init |
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26 | | Encoding | auto |
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27 | | Implementation | LUT |
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28 | -----------------------------------------------------------------------
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29 | Found 32-bit adder for signal <erCntValue[31]_GND_125_o_add_1_OUT> created at line 1241.
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30 | Found 32-bit adder for signal <mmCntValue[31]_GND_125_o_add_10_OUT> created at line 1241.
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31 | Found 32-bit comparator equal for signal <vdRecWord[31]_vdExpWord[31]_equal_10_o> created at line 111
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32 | Summary:
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33 | inferred 2 Adder/Subtractor(s).
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34 | inferred 135 D-type flip-flop(s).
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35 | inferred 1 Comparator(s).
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36 | inferred 9 Multiplexer(s).
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37 | inferred 1 Finite State Machine(s).
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38 | Unit <Validator> synthesized.
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Wenn ich da was am Design mache, kann ich schön die Änderungen im Diff
verfolgen. Außerdem bekommt man mit der Zeit ein Gefühl dafür, wie groß
ein Teildesign wird und auch ob die Synthese ungefähr den Erwartungen
entspricht.
Bei Synplify, was mit Lattice Diamond mitkommt, kann ich mir zwar schöne
Bildchen angucken, ebenso im Netlistviewer von Quartus, aber ich
vermisse die ausführliche Textausgabe.
Bei Quartus gibt es nur ein lapidares:
1 | Info (12021): Found 2 design units, including 1 entities, in source file /users/test/ctrl.vhd
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2 | Info (12022): Found design unit 1: ctrl_vhd-rtl
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3 | Info (12023): Found entity 1: ctrl_vhd
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Und bei Lattice sieht es auch nicht besser aus, egal ob mit LSE oder
Synplify:
1 | File design.vhd changed - recompiling
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2 | ...
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3 | @N: CD630 :"design.vhd":26:7:26:9|Synthesizing work.design.rtl.
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Kennt jemand Mittel und Wege um den genannten Tools ähnlich
aussagekraftige Syntheseergebnisse zu entlocken, wie sie - per default -
aus der Xilinx-ISE rausfallen?
TIA,
Duke
quartus_netlist_viewer.png
(4,9 KB)
synplify_rtl_view.png
(21 KB)
