1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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4 |
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5 | entity dac_dsm2 is
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6 |
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7 | generic (
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8 | nbits : integer := 16);
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9 |
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10 | port (
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11 | din : in signed((nbits-1) downto 0);
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12 | dout : out std_logic;
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13 | clk : in std_logic;
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14 | n_rst : in std_logic);
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15 |
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16 | end dac_dsm2;
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17 |
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18 | architecture beh1 of dac_dsm2 is
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19 |
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20 | signal del1, del2, d_q : signed(nbits+2 downto 0) := (others => '0');
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21 | constant c1 : signed(nbits+2 downto 0) := to_signed(1, nbits+3);
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22 | constant c_1 : signed(nbits+2 downto 0) := to_signed(-1, nbits+3);
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23 | begin -- beh1
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24 |
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25 | process (clk, n_rst)
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26 | begin -- process
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27 | if n_rst = '0' then -- asynchronous reset (active low)
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28 | del1 <= (others => '0');
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29 | del2 <= (others => '0');
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30 | dout <= '0';
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31 | elsif clk'event and clk = '1' then -- rising clock edge
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32 | del1 <= din - d_q + del1;
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33 | del2 <= din - d_q + del1 - d_q + del2;
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34 | if din - d_q + del1 - d_q + del2 > 0 then
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35 | d_q <= shift_left(c1, nbits);
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36 | dout <= '1';
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37 | else
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38 | d_q <= shift_left(c_1, nbits);
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39 | dout <= '0';
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40 | end if;
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41 | end if;
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42 | end process;
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43 |
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44 |
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45 | end beh1;
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Normalerweise programmiere ich in Verilog. Jetzt will ich den oben
angegebenen VHDL Code nach Verilog portieren. Da ich mich mit VHDL gar
nicht auskenne, tauchen natürlich ein paar Fragen auf.
Nehmen wir mal an, der Parameter nbits ist 4.
Ist es dann richtig, dass c1=0000001 ist und c_1=1111111 ?
Ist es dann richtig, dass
shift_left(c1 , nbits) = 0010000 ist und
shift_left(c_1, nbits) = 1110000 ist ?
