multi-cycle path

[Martin O. (ossi-2)]

module SecondOrderSigmaDeltaDac1v01
 (input            clk ,
  input            clkEna ,
  input  [MSBI:0]  DACin ,  
  output reg       DACout
  );

parameter MSBI=7 ;

reg signed [MSBI:0] din ;
reg signed [MSBI+3:0] del1 ;
reg signed [MSBI+3:0] del2 ;
reg signed [MSBI+3:0] d_q ;

always @(posedge clk) begin
  if ( clkEna ) begin
    din <= DACin ;
    del1 <= din - d_q + del1 ;
    del2 <= din - d_q + del1 - d_q + del2 ;
    if ( din - d_q + del1 - d_q + del2 > 0 )
      begin
      d_q  <= 11'h 100 ;
      DACout <= 1;
      end
     else
      begin
      d_q  <=  11'h 700 ;
      DACout <= 0;
      end
    end
  end   

endmodule

Ich benutze den obigen Code wobei clkEna nach jeweils 16 Takten von clk 
für einen Takt auf 1 geht. Der Code ergibt timing-violations. Durch ein 
multi-cycle path constraint möchte ich dem timing-analyser mitteilen, 
dass alle Pfade in diesem Modul multicycle Pfade sind. Wie mache ich das 
?
Wie spezifiziere ich insbesondere diese Pfade im SDC File? Wo gibt es 
gute Beispiele?

[Fpgakuechle K. (Gast)]

In diesem thread findet sich etwas: 
Beitrag "Implementierungsfrage VHDL"

[Martin O. (ossi-2)]

Inzwischen benutze ich die SDC Zeilen:

# set_multicycle_path -hold -to [get_pins -compatibility_mode DACb|*] 1
# set_multicycle_path -setup -to [get_pins -compatibility_mode DACb|*] 2

um in dem Modul DACb (Instanz von SecondOrderSigmaDeltaDac1v01 vom 
topLevel) alle Pins mit nem multicycle_path Constraint zu versehen. Das 
scheint zu klappen. Weiss jemand, wie ich die Formulierung ohne 
"-compatibility_mode" hinbekomme ?